module counter( input clk, input reset, input enable, output reg [3:0] count ); // 思路： // 如果reset为0，count设置为0； // 如果enable为1，在时钟上升沿，count加1,； // 如果enable为0，count不变 always @(posedge clk) begin if (reset) count<=0; else begin if(enable) count<=count+1'b1; end end Endmodule

这是一个简单的计数器模块，它有一个时钟信号 clk、一个重置信号 reset、一个使能信号 enable 和一个 4 位计数器 count。当 reset 信号为 0 时，计数器会被重置为 0；当 enable 信号为 1 时，在时钟上升沿，计数器 count 会加 1；当 enable 信号为 0 时，计数器 count 不变。这个模块可以用 Verilog 语言实现，并可以被其他模块实例化调用。