在八位数码管上轮流显示8421( BCD ）码对应的十进制数。 VHDL 程序中应包括以下功能模 1．产生八个数码管的片选信号。2．产生8421( BCD ）码。 3．设计8421码的字形编码程序生数码管中各段的驱动信号

以下是一个可能的 VHDL 程序：

entity bcd_to_7seg is
    port (
        bcd_in: in std_logic_vector(3 downto 0);
        seg_out: out std_logic_vector(6 downto 0);
        anode_out: out std_logic_vector(7 downto 0)
    );
end entity;

architecture Behavioral of bcd_to_7seg is
begin
    process(bcd_in)
    begin
        case bcd_in is
            when "0000" => seg_out <= "0000001"; -- 0
            when "0001" => seg_out <= "1001111"; -- 1
            when "0010" => seg_out <= "0010010"; -- 2
            when "0011" => seg_out <= "0000110"; -- 3
            when "0100" => seg_out <= "1001100"; -- 4
            when "0101" => seg_out <= "0100100"; -- 5
            when "0110" => seg_out <= "0100000"; -- 6
            when "0111" => seg_out <= "0001111"; -- 7
            when "1000" => seg_out <= "0000000"; -- 8
            when "1001" => seg_out <= "0001100"; -- 9
            when others => seg_out <= "1111111"; -- invalid input
        end case;
    end process;

    anode_out <= "11111110"; -- enable first digit
    wait for 1 us;
    anode_out <= "11111101"; -- enable second digit
    wait for 1 us;
    anode_out <= "11111011"; -- enable third digit
    wait for 1 us;
    anode_out <= "11110111"; -- enable fourth digit
    wait for 1 us;
    anode_out <= "11101111"; -- enable fifth digit
    wait for 1 us;
    anode_out <= "11011111"; -- enable sixth digit
    wait for 1 us;
    anode_out <= "10111111"; -- enable seventh digit
    wait for 1 us;
    anode_out <= "01111111"; -- enable eighth digit
    wait for 1 us;
end Behavioral;

这个程序定义了一个实体 `bcd_to_7seg`，它有一个输入 `bcd_in` 和两个输出 `seg_out` 和 `anode_out`。`bcd_in` 是一个 4 位的二进制数，表示要显示的十进制数。`seg_out` 是一个 7 位的二进制数，表示要显示的数码管的段选信号。`anode_out` 是一个 8 位的二进制数，表示要显示的数码管的位选信号。

在 `process` 中，根据输入的 `bcd_in` 选择相应的 `seg_out`。如果输入的是无效的二进制数，就显示一个全亮的数字 8。

在 `wait for` 语句中，轮流使每个数码管的位选信号变为低电平，以便显示相应的数字。每个 `wait for` 语句的时间可以根据具体的硬件设计进行调整。