用verilog设计一个8-3线优先编码器（74LS148）

下面是一个基于 Verilog 的 8-3 线优先编码器的代码：

module priority_encoder_8_3(input [7:0] in, output reg [2:0] out);

always @(*) begin
    case(in)
        8'b00000001, 8'b00000010, 8'b00000100, 8'b00001000, 8'b00010000, 8'b00100000, 8'b01000000, 8'b10000000: out = 3'b000;
        8'b00000011, 8'b00000101, 8'b00001001, 8'b00010001, 8'b00100001, 8'b01000001, 8'b10000001: out = 3'b001;
        8'b00000110, 8'b00001100, 8'b00010100, 8'b00100100, 8'b01000100, 8'b10000100: out = 3'b010;
        8'b00011100, 8'b00101000, 8'b01001000, 8'b10001000: out = 3'b011;
        8'b00110000, 8'b01010000, 8'b10010000: out = 3'b100;
        8'b01100000, 8'b10100000: out = 3'b101;
        8'b11000000: out = 3'b110;
        default: out = 3'b111;
    endcase
end

endmodule

这个优先编码器的输入是一个 8 位的 `in` 向量，输出是一个 3 位的 `out` 向量。将输入的 8 位转换为对应的 3 位优先编码。如果输入的值都是 0，则输出 3 位 1。