用Verilog写一个秒表按键模块

以下是一个简单的秒表按键模块的 Verilog 代码：

module stopwatch(input clk, input reset, input start_stop, output reg [3:0] count);

reg [3:0] count_temp;

always@(posedge clk or posedge reset)
begin
  if(reset)
    count_temp <= 4'b0000;
  else if(start_stop)
    count_temp <= count_temp + 1;
end

always@(posedge clk)
begin
  if(start_stop)
    count <= count_temp;
end

endmodule

这个模块有四个输入信号和一个输出信号：

- `clk`：时钟信号。
- `reset`：复位信号，将计数器重置为 0。
- `start_stop`：开始/停止信号，用来控制计数器是否工作。
- `count`：输出信号，表示当前的计数值。

该模块使用了两个 always 块：

1. `always@(posedge clk or posedge reset)`：在时钟上升沿或复位上升沿时执行。

在该 always 块中，我们使用了一个 `count_temp` 寄存器来存储当前的计数值。如果接收到复位信号，我们将 `count_temp` 重置为 0；如果接收到开始/停止信号，我们将 `count_temp` 加 1。

2. `always@(posedge clk)`：在时钟上升沿时执行。

在该 always 块中，我们将 `count_temp` 的值传递给 `count` 输出信号。

请注意，这只是一个简单的示例，可能并不适用于所有情况。在实际使用中，请根据需要进行修改。