vivado仿真简单双口ram

以下是一个简单的Vivado仿真双口RAM的例子：

module dual_port_ram(
    input [7:0] addr_a,
    input [7:0] addr_b,
    input [7:0] data_a,
    input [7:0] data_b,
    input write_en_a,
    input write_en_b,
    input clk,
    output reg [7:0] q_a,
    output reg [7:0] q_b
);

reg [7:0] mem [0:255];

always @(posedge clk) begin
    if (write_en_a) begin
        mem[addr_a] <= data_a;
    end
    if (write_en_b) begin
        mem[addr_b] <= data_b;
    end
    q_a <= mem[addr_a];
    q_b <= mem[addr_b];
end

endmodule

在这个例子中，我们定义了一个双口RAM，有两个读写端口。每个端口都有一个地址输入、一个数据输入和一个写使能输入。时钟信号用于同步读写操作。输出是两个数据输出端口，每个端口都有一个数据输出。

在always块中，我们根据写使能信号将数据写入内存中，然后根据读地址从内存中读取数据并将其输出到输出端口。

你可以使用Vivado仿真工具来测试这个模块。首先需要创建一个仿真测试台，然后设置输入信号并运行仿真。例如，下面是一个测试台，将一些数据写入内存中，然后从内存中读取相同的数据：

module dual_port_ram_tb;

reg [7:0] addr_a;
reg [7:0] addr_b;
reg [7:0] data_a;
reg [7:0] data_b;
reg write_en_a;
reg write_en_b;
reg clk;

wire [7:0] q_a;
wire [7:0] q_b;

dual_port_ram dut(
    .addr_a(addr_a),
    .addr_b(addr_b),
    .data_a(data_a),
    .data_b(data_b),
    .write_en_a(write_en_a),
    .write_en_b(write_en_b),
    .clk(clk),
    .q_a(q_a),
    .q_b(q_b)
);

initial begin
    clk = 0;
    forever #5 clk = ~clk;
end

initial begin
    addr_a = 0;
    addr_b = 0;
    data_a = 8'hAA;
    data_b = 8'h55;
    write_en_a = 1;
    write_en_b = 1;
    #10;
    write_en_a = 0;
    write_en_b = 0;
    addr_a = 1;
    addr_b = 1;
    data_a = 8'h55;
    data_b = 8'hAA;
    write_en_a = 1;
    write_en_b = 1;
    #10;
    write_en_a = 0;
    write_en_b = 0;
    $finish;
end

endmodule

在这个测试台中，我们使用了一个时钟生成器，以5个时间单位为周期来反转时钟信号。我们设置了一些输入信号，将数据写入内存中，然后等待一段时间。然后我们又将另一组数据写入内存中，并等待一段时间。最后，我们调用$finish命令来结束仿真。

你可以运行仿真，查看输出结果，验证双口RAM的正确性。