vhdl生成随机数并显示

生成随机数可以通过使用伪随机数生成器（PRNG）实现。下面是一个基于LFSR（线性反馈移位寄存器）的PRNG的示例VHDL代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity random_number_generator is
    generic (
        WIDTH : integer := 32
    );
    port (
        clk   : in  std_logic;
        rst   : in  std_logic;
        start : in  std_logic;
        done  : out std_logic;
        rand  : out unsigned(WIDTH-1 downto 0)
    );
end entity;

architecture Behavioral of random_number_generator is
    signal lfsr : unsigned(WIDTH-1 downto 0);
begin
    process(clk)
    begin
        if rising_edge(clk) then
            if rst = '1' then
                lfsr <= (others => '0');
                done <= '0';
            else
                if start = '1' then
                    lfsr <= x"ACE1";
                    done <= '1';
                else
                    if done = '1' then
                        lfsr(WIDTH-1 downto 1) <= lfsr(WIDTH-2 downto 0);
                        lfsr(0) <= lfsr(WIDTH-1) xor lfsr(WIDTH-3);
                        rand <= lfsr;
                    end if;
                    done <= '1';
                end if;
            end if;
        end if;
    end process;
end architecture;

这个代码使用32位的LFSR来生成随机数，并输出到名为“rand”的无符号输出端口。在开始时，将“start”信号设置为高电平，以初始化LFSR。当“done”信号为高电平时，随机数可用并可以输出。

您可以使用FPGA板或模拟器来运行此代码，并将随机数输出显示在LED、七段数码管或显示器上，或通过串口发送到计算机上。