状态为000，001，010，011，100，101的模6同步计数器verliog程序及测试程序

以下是一个基于 Verilog 的模6同步计数器的代码，以及一个简单的测试程序：

module mod6_sync_counter(
    input clk,
    input rst,
    output reg[2:0] count
);

reg[2:0] next_count;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        next_count <= 3'b000;
    end else begin
        case (count)
            3'b000: next_count <= 3'b001;
            3'b001: next_count <= 3'b010;
            3'b010: next_count <= 3'b011;
            3'b011: next_count <= 3'b100;
            3'b100: next_count <= 3'b101;
            3'b101: next_count <= 3'b000;
        endcase
    end
end

always @(posedge clk or posedge rst) begin
    if (rst) begin
        count <= 3'b000;
    end else begin
        count <= next_count;
    end
end

endmodule

以下是测试程序，使用 Verilog testbench 测试计数器的输出是否符合预期：

module mod6_sync_counter_tb;

reg clk;
reg rst;
wire[2:0] count;

mod6_sync_counter dut(
    .clk(clk),
    .rst(rst),
    .count(count)
);

initial begin
    clk = 0;
    forever #5 clk = ~clk;
end

initial begin
    rst = 1;
    #10 rst = 0;
end

initial begin
    #10;
    $display("Count: %b", count);
    #10;
    $display("Count: %b", count);
    #10;
    $display("Count: %b", count);
    #10;
    $display("Count: %b", count);
    #10;
    $display("Count: %b", count);
    #10;
    $display("Count: %b", count);
    #10;
    $finish;
end

endmodule

该测试程序会在计数器被重置后，每隔 10 个时钟周期打印一次计数器的值，一共打印 6 次，即测试计数器是否能够循环计数 0–5 的数字。