设计实现SPI主控制器，其中地址长度和数据长度可以配置。 CPU通过说明的总线读写SPI主控制器的寄存器（配置和SPI从设备读写数据）。

好的，下面是一个简单的SPI主控制器的Verilog代码，其中地址长度和数据长度可以配置，并且CPU可以通过说明的总线读写SPI主控制器的寄存器。代码如下：

module spi_master_controller (
    input clk,      // 时钟信号
    input rst_n,    // 复位信号
    input [7:0] bus_addr,   // 总线地址
    input [31:0] bus_data,  // 总线数据
    input bus_we_n,  // 总线写使能
    output reg [7:0] cs_n,  // 片选信号
    output reg sclk,  // 时钟信号
    output reg mosi,  // MOSI信号
    input miso       // MISO信号
);

// 参数配置
parameter ADDR_LEN = 8;  // 地址长度
parameter DATA_LEN = 8;  // 数据长度

// 寄存器定义
reg [ADDR_LEN-1:0] addr_reg;  // 存储地址
reg [DATA_LEN-1:0] data_reg;  // 存储数据
reg [7:0] cs_reg;             // 存储片选信号
reg sclk_reg;                 // 存储时钟信号
reg mosi_reg;                 // 存储MOSI信号

// 状态机状态定义
parameter IDLE = 2'b00;
parameter ADDR = 2'b01;
parameter DATA = 2'b10;
parameter DONE = 2'b11;

// 状态机寄存器
reg [1:0] state_reg;          // 当前状态

// 初始化状态机
initial begin
    state_reg <= IDLE;
end

// 状态机
always @(posedge sclk_reg or negedge rst_n) begin
    if (~rst_n) begin
        state_reg <= IDLE;
    end else begin
        case (state_reg)
            IDLE: begin
                if (bus_we_n == 1'b0) begin
                    case (bus_addr)
                        // 配置寄存器地址
                        8'h00: begin
                            addr_reg <= bus_data[ADDR_LEN-1:0];
                        end
                        // 数据寄存器地址
                        8'h01: begin
                            data_reg <= bus_data[DATA_LEN-1:0];
                        end
                        // 片选信号寄存器地址
                        8'h02: begin
                            cs_reg <= bus_data[7:0];
                        end
                        default: begin
                            // 无效地址，不操作
                        end
                    endcase
                end else begin
                    cs_n <= cs_reg;
                    sclk <= 1'b0;
                    mosi <= 1'b0;
                    state_reg <= ADDR;
                end
            end
            ADDR: begin
                mosi_reg <= addr_reg[ADDR_LEN-1];
                state_reg <= DATA;
            end
            DATA: begin
                mosi_reg <= data_reg[DATA_LEN-1];
                state_reg <= DONE;
            end
            DONE: begin
                data_reg <= {data_reg[DATA_LEN-2:0], miso};
                sclk_reg <= ~sclk_reg;
                sclk <= sclk_reg;
                mosi <= mosi_reg;
                if (sclk_reg == 1'b1) begin
                    if (MODE == 0) begin
                        state_reg <= IDLE;
                    end else if (MODE == 1) begin
                        data_reg <= {data_reg[DATA_LEN-2:0], miso};
                        state_reg <= IDLE;
                    end else if (MODE == 2) begin
                        data_reg <= {data_reg[DATA_LEN-2:0], miso};
                        state_reg <= IDLE;
                    end else if (MODE == 3) begin
                        data_reg <= {data_reg[ADDR_LEN-1:0], miso};
                        state_reg <= ADDR;
                    end
                end
            end
        endcase
    end
end

endmodule

该模块包含一个状态机和一些寄存器，用于存储地址、数据和片选信号。CPU可以通过总线读写寄存器，以配置SPI主控制器和从设备读写数据。在模块内部，根据当前状态进行相应的操作，以实现SPI接口功能。该模块可以通过参数来配置地址长度、数据长度。