用quartus verilog语言写一个或非门实验

module or_gate(input a, input b, output y);

assign y = a | b;

endmodule

// 上面的代码定义了一个名为or_gate的模块，它有两个输入a和b，一个输出y。在assign语句中，使用或运算符（|）将输入a和b进行或运算，然后将结果赋值给输出y。