vhdl编写clk_gen_1hz的程序

在VHDL中编写一个名为`clk_gen_1Hz`的程序，目的是创建一个频率为1赫兹（每秒振荡一次）的时钟信号。下面是一个简单的示例，假设你想要生成的是一个上升沿触发的方波时钟：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity clk_gen_1Hz is
    Port ( clk_out : out STD_LOGIC; -- 可选的复位输入
    );
end clk_gen_1Hz;

architecture Behavioral of clk_gen_1Hz is
begin
    process(reset)
    begin
        if (reset = '0') then -- 如果有复位，则等待复位解除
            wait for 100 ns; -- 等待一段时间（这里为了演示，实际应用中时间应足够长）
        else
            wait until rising_edge(clk_out); -- 当clk_out上升沿到来时开始计数
            clk_out <= not clk_out; -- 时钟信号翻转，输出1Hz的方波
            wait for 900 ns; -- 每次输出周期为1s - 100ns = 900ns
        end if;
    end process;
end Behavioral;

这个实体包含一个`clk_out`输出端口作为时钟信号，以及一个可选的复位输入`reset`。在进程内部，如果复位有效，就等待一段时间；一旦复位解除，它会等待时钟信号的上升沿，然后反转时钟信号并等待下一个周期。

注意：实际使用时，你需要调整时钟周期的计算，并根据你的设计需求选择合适的延迟时间。