0100序列检测器verilog代码

以下是一个简单的 0100 序列检测器的 Verilog 代码：

module sequence_detector(
    input clk,
    input reset,
    input data,
    output reg detected
);

reg [1:0] state;

parameter s0 = 2'b00; // 状态0
parameter s1 = 2'b01; // 状态1
parameter s2 = 2'b10; // 状态2
parameter s3 = 2'b11; // 状态3

always @(posedge clk, posedge reset) begin
    if (reset) begin
        state <= s0;
        detected <= 0;
    end else begin
        case (state)
            s0: begin
                if (data == 0)
                    state <= s0;
                else
                    state <= s1;
            end
            s1: begin
                if (data == 1)
                    state <= s2;
                else
                    state <= s0;
            end
            s2: begin
                if (data == 0)
                    state <= s3;
                else
                    state <= s0;
            end
            s3: begin
                if (data == 0)
                    state <= s0;
                else
                    detected <= 1;
            end
            default: state <= s0;
        endcase
    end
end

endmodule

这个模块有一个时钟输入 `clk`，一个异步重置输入 `reset`，一个数据输入 `data`，和一个检测输出 `detected`。它使用一个 2 位的状态机来检测 0100 序列。在每个时钟上升沿时，状态机会根据当前状态和输入数据更新状态。如果检测到完整的 0100 序列，那么 `detected` 输出将被置为 1。在重置时，状态机会返回到起始状态，并将 `detected` 输出置为 0。