0011序列检测器Verilog含有时钟的代码

以下是一个简单的 0011 序列检测器的 Verilog 代码，其中包含时钟：

module sequence_detector(
    input clk,
    input reset,
    input data,
    output reg detect
);

reg [1:0] state;

always @(posedge clk, negedge reset) begin
    if (!reset) begin
        state <= 2'b00;
        detect <= 0;
    end else begin
        case(state)
            2'b00: begin
                if (data) state <= 2'b01;
                else state <= 2'b00;
            end
            2'b01: begin
                if (data) state <= 2'b10;
                else state <= 2'b00;
            end
            2'b10: begin
                if (data) begin
                    state <= 2'b11;
                    detect <= 1;
                end else state <= 2'b00;
            end
            2'b11: begin
                state <= 2'b00;
            end
        endcase
    end
end

endmodule

这个模块有四个端口：时钟 `clk`，复位 `reset`，输入数据 `data` 和输出检测信号 `detect`。在每个时钟上升沿时，状态机进行状态转移，并在检测到 0011 序列时将输出检测信号设置为 1。如果收到复位信号，则状态机将返回到初始状态，并将检测信号设置为 0。