为什么不要在同一个always块中混合使用阻塞赋值和非阻塞赋值
时间: 2024-05-20 09:13:48 浏览: 7
在同一个 always 块中混合使用阻塞赋值和非阻塞赋值可能会导致不可预测的行为。这是因为阻塞赋值和非阻塞赋值在执行顺序上有所不同。阻塞赋值会在当前时间片中立即执行并阻塞后续语句,而非阻塞赋值会在当前时间片中完成计算并在下一个时间片中更新值。如果在同一个 always 块中混用这两种赋值方式,可能会导致信号值在同一个时间片中被多次赋值,从而产生不可预测的结果。因此,建议在同一个 always 块中只使用一种赋值方式。
相关问题
sv 中阻塞赋值和非阻塞
在SystemVerilog (SV)中,阻塞赋值和非阻塞赋值是在always块中用于给信号赋值的两种不同的赋值方式。
阻塞赋值使用"="操作符来给信号赋值。当执行阻塞赋值时,它会立即将右侧的表达式的值赋给左侧的信号,并且会在下一行代码执行之前完成赋值。这意味着在同一个always块中,如果有多个阻塞赋值语句,它们会按照顺序一个一个地执行。
非阻塞赋值使用"<="操作符来给信号赋值。与阻塞赋值不同,非阻塞赋值将右侧的表达式的值存储在一个临时的寄存器中,直到下一个时钟周期时才将该值赋给左侧的信号。这意味着在同一个always块中,如果有多个非阻塞赋值语句,它们会同时执行,而不会受到前面语句的影响。
在SV中,阻塞赋值通常用于建立组合逻辑电路模型,而非阻塞赋值通常用于建立时序逻辑电路模型。这是因为非阻塞赋值更符合硬件电路中时钟和触发器的行为。
需要注意的是,当在同一个always块中同时使用阻塞赋值和非阻塞赋值时,可能会导致不可预测的行为和仿真错误,因此应该尽量避免这种情况。
总结起来,在SV中,阻塞赋值使用"="操作符,立即赋值;非阻塞赋值使用"<="操作符,在下一个时钟周期赋值。这些赋值方式在建立组合逻辑和时序逻辑模型时有不同的应用场景。
sv中阻塞赋值和非阻塞赋值
在 SystemVerilog 中,阻塞赋值和非阻塞赋值是两种不同的赋值方式。
阻塞赋值使用“=”符号,它会在赋值完成之前阻塞执行程序,直到该赋值语句完成后才继续执行后续语句。阻塞赋值适合用于表示顺序逻辑。
例如:
```
always @ (posedge clk) begin
a = b; // 阻塞赋值
c = a;
end
```
在上面的代码中,当时钟上升沿到来时,先执行阻塞赋值“a = b;”,当该赋值语句完成后才执行非阻塞赋值“c = a;”。
非阻塞赋值使用“<=”符号,它会在当前时间点计划一个赋值事件,该事件将在该时间点结束时执行。非阻塞赋值适合用于表示组合逻辑。
例如:
```
always @ (*) begin
a <= b; // 非阻塞赋值
c <= a;
end
```
在上面的代码中,无论何时信号 b 发生变化,都会计划一个非阻塞赋值事件,该事件将在当前时间点结束时执行。因此,非阻塞赋值“a <= b;”和“c <= a;”可以同时执行。
需要注意的是,阻塞赋值和非阻塞赋值的执行顺序是有区别的。在一个 always 块中,所有的阻塞赋值会按照顺序执行,而非阻塞赋值则会同时执行。这就意味着,在同一个 always 块中,如果使用了阻塞赋值和非阻塞赋值,那么它们之间的执行顺序可能会影响到模块的行为。
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