ERROR: if-condition does not match any sensitivity list edge in ../../t1.v(109)

这个错误通常发生在 Verilog 代码中，表示条件语句的条件没有匹配到敏感列表的任何边缘。敏感列表是指在条件语句中使用的信号列表，当其中任何一个信号发生边缘变化时，条件语句都会被执行。如果条件语句的条件没有匹配到敏感列表的边缘，它将无法执行，从而导致该错误。

要解决此错误，您需要检查条件语句中使用的信号是否包括在敏感列表中，并且条件是否匹配到敏感列表的边缘。如果信号没有包括在敏感列表中，则将其添加到列表中。如果条件没有匹配到敏感列表的边缘，则需要更改条件或更改敏感列表，以便条件可以匹配到边缘。

相关问题

ERROR: if-condition does not match any sensitivity list edge in ../../led_top.v(54)

这个错误通常表示在Verilog代码中的一个if语句的条件不符合敏感列表的条件，导致仿真时无法正确检测到该if语句的变化。敏感列表是一个用于指示模块中什么信号变化会触发模块重新计算的列表。因此，如果if语句中的信号没有包含在敏感列表中，仿真工具就无法检测到这个信号的变化，从而导致错误。

为了解决这个错误，你可以检查if语句的条件是否正确，并确保将所有相关信号包含在敏感列表中。如果你需要更详细的帮助，请提供代码的部分或全部内容，以便我更好地帮助你解决问题。

Following verilog source has syntax error : "../testbench/env/plic_refm.sv", 97: token is '@' if (@(posedge vif.int_src)) begin

在Verilog源代码中，`@`符号通常用于阻塞敏感列表（blocking sensitivity list），它指示的是一个条件应该在当前周期结束并且下一个周期开始时才被检查。然而，在给定的例子中，`if`语句前面直接使用了`@`，这会导致语法错误，因为`@`在这里并不是合适的语法。

正确的做法是在`posedge`表达式之后放置一个圆括号，然后将你需要检查的条件放在其中，像这样：

if @(posedge vif.int_src) begin
    // 这里是你的条件代码
end

或者，如果你确实想要在每个时钟周期都检查条件，你应该移除`@`并将其替换为非阻塞敏感列表(`posedge`本身即可)，如下所示：

always @(posedge vif.int_src) begin
    if (some_condition) begin
        // 当vif.int_src的上升沿到来时执行代码
    end
end

请注意检查`vif.int_src`后面的条件表达式是否有误，并确保你的设计意图得到了适当的语法支持。