写一段在verilog中产生256个16bit数据，要求第一个数据是'hea60,第二个数据是'hea61，第三个数据是'hea62，第四个数据是'hea63，第五个数据和第一个一致，第六个数据和第二个数据一致，以此类推的代码

以下是一个可能的实现：

module data_generator(
    input clk,
    output reg [15:0] data_out
);

reg [7:0] counter = 0;
reg [3:0] addr = 0;

always @(posedge clk) begin
    case(counter)
        0: data_out <= 16'hhea60;
        1: data_out <= 16'hhea61;
        2: data_out <= 16'hhea62;
        3: data_out <= 16'hhea63;
        default: begin
            addr <= (counter - 4) % 4;
            case(addr)
                0: data_out <= 16'hhea60;
                1: data_out <= 16'hhea61;
                2: data_out <= 16'hhea62;
                3: data_out <= 16'hhea63;
            endcase
        end
    endcase
    counter <= counter + 1;
end

endmodule

该模块通过一个计数器和一个地址计算器来生成数据。前四个数据是固定的，从第五个数据开始，每隔四个数据重复前四个数据的顺序。其中，计数器用于计算当前生成的是第几个数据，地址计算器用于计算当前数据在前四个数据中的位置。