LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY COUNTER_N IS 1 (WIDTH : INTEGER := 8); PORT(DATA : IN STD_LOGIC_VECTOR (WIDTH-1DOWNTO 0); LOAD, EN, CLK, RST : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR ( 2 DOWNTO 0)); END COUNTER_N; ARCHITECTURE BEHAVE OF COUNTER_N IS SIGNAL COUNT : STD_LOGIC_VECTOR (WIDTH-1 DOWNTO 0); BEGIN PROCESS(CLK, RST) BEGIN IF RST = '1' THEN COUNT <= 3 ; ―― 清零 ELSIF CLK’EVENT AND CLK = ‘1’ THEN IF LOAD = '1' THEN COUNT <= DATA; 4 EN = '1' THEN COUNT <= COUNT + 1; END IF; END IF; END PROCESS; Q <= COUNT; END BEHAVE;

这是一个 VHDL 代码，实现了一个带有加载、使能、时钟和复位信号的计数器模块。该计数器模块可以计数到 2^8-1 个，即 0~255。下面是该代码的详细说明：

- LIBRARY IEEE：引入标准的 IEEE 库
- USE IEEE.STD_LOGIC_1164.ALL：引入标准的 STD_LOGIC 类型
- USE IEEE.STD_LOGIC_UNSIGNED.ALL：引入标准的 STD_LOGIC_UNSIGNED 类型
- USE IEEE.STD_LOGIC_ARITH.ALL：引入标准的 STD_LOGIC_ARITH 类型

ENTITY COUNTER_N：定义了一个实体，名称为 COUNTER_N。

- WIDTH : INTEGER := 8：定义了一个名为 WIDTH 的输入参数，其默认值为 8。
- PORT：定义模块的输入输出端口，其中：

- DATA：定义为一个 WIDTH 位的 STD_LOGIC_VECTOR 类型的输入端口。
- LOAD, EN, CLK, RST：分别为加载、使能、时钟和复位信号的输入端口，均为 STD_LOGIC 类型。
- Q：定义为一个 3 位的 STD_LOGIC_VECTOR 类型的输出端口。

ARCHITECTURE BEHAVE OF COUNTER_N：定义了一个行为级别的体系结构，名称为 BEHAVE，属于实体 COUNTER_N。

- SIGNAL COUNT : STD_LOGIC_VECTOR (WIDTH-1 DOWNTO 0)：定义了一个名为 COUNT 的信号，其类型为 WIDTH 位的 STD_LOGIC_VECTOR。
- PROCESS(CLK, RST)：定义了一个时序过程，其敏感信号为 CLK 和 RST。
- IF RST = '1' THEN：如果复位信号 RST 为高电平，则计数器 COUNT 被清零。
- ELSIF CLK’EVENT AND CLK = ‘1’ THEN：如果时钟信号 CLK 上升沿到来，则执行以下操作：

- IF LOAD = '1' THEN：如果加载信号 LOAD 为高电平，则将输入数据 DATA 存入计数器 COUNT 中。
- IF EN = '1' THEN：如果使能信号 EN 为高电平，则计数器 COUNT 加 1。

- Q <= COUNT：将计数器 COUNT 的值赋值给输出端口 Q。

该代码实现了一个简单的计数器模块，可以通过输入信号 LOAD、EN 和 CLK 控制计数器的运行，并可以通过输入信号 RST 清零计数器。