用veriog语言先设计一个D触发器，然后由D触发器设计一个100位计数器

首先，我们可以使用 Verilog 实现一个 D 触发器：

module d_trigger (
    input clk,
    input reset,
    input d,
    output reg q
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        q <= 1'b0;
    end else begin
        q <= d;
    end
end

endmodule

这个代码定义了一个模块 `d_trigger`，有一个时钟信号 `clk`、一个复位信号 `reset`、一个数据输入信号 `d`，以及一个输出信号 `q`。在时钟上升沿或者复位信号上升沿时，输出信号 `q` 的值会被更新，如果复位信号为高电平，则输出信号 `q` 的值会被清零，否则输出信号 `q` 的值会等于输入信号 `d` 的值。

接下来，我们可以使用 D 触发器实现一个 100 位的计数器：

module counter (
    input clk,
    input reset,
    output reg [99:0] count
);

reg [99:0] next_count; // 下一个计数器的值

wire [99:0] d = count + 1; // 数据输入信号为当前计数器的值加一

d_trigger trigger(
    .clk(clk),
    .reset(reset),
    .d(d[0]),
    .q(count[0])
);

generate
    genvar i;
    for (i = 1; i < 100; i = i + 1) begin : bit_gen
        d_trigger trigger(
            .clk(clk),
            .reset(reset),
            .d(d[i]),
            .q(count[i])
        );
    end
endgenerate

endmodule

这个代码定义了一个模块 `counter`，有一个时钟信号 `clk`、一个复位信号 `reset`，以及一个输出信号 `count`，其中 `count` 是一个 100 位的寄存器。使用另一个寄存器 `next_count` 来表示下一个计数器的值。通过计算当前计数器的值加一，可以得到数据输入信号 `d`。使用一个 D 触发器来实现最低位的计数器，然后使用一个 for 循环来实例化其他 99 个 D 触发器，每个 D 触发器的输入信号都是上一个 D 触发器的输出信号。这样，就实现了一个 100 位的计数器。