Verilog 流水灯每亮一次数码管计数加一并显示

下面是一个使用 Verilog 实现的流水灯和数码管计数器的代码，每当流水灯移动一次，数码管的计数器就会加一并显示出来。

module led_counter(
    input clk,
    input rst,
    output reg [3:0] led,
    output reg [3:0] seg
);

reg [25:0] count;
reg [3:0] led_reg;

always @ (posedge clk or posedge rst) begin
    if (rst) begin
        count <= 0;
        led_reg <= 4'b0001;
    end else begin
        count <= count + 1;
        if (count == 26'd10000000) begin
            led_reg <= {led_reg[2:0], led_reg[3]};
            count <= 0;
        end
    end
end

assign led = led_reg;
always @ (led_reg) begin
    case (led_reg)
        4'b0001: seg = 7'b1000000;
        4'b0010: seg = 7'b1111001;
        4'b0100: seg = 7'b0100100;
        4'b1000: seg = 7'b0110000;
        default: seg = 7'b1111111;
    endcase
end

endmodule

上述代码中，`led` 表示流水灯的输出，`seg` 表示数码管的输出，`count` 表示计数器的计数值。在时钟上升沿时，如果 `rst` 为高电平，则将计数器和流水灯的寄存器清零，否则将计数器加一。当计数器达到一个特定的值时，流水灯的寄存器向左移动一位，计数器清零。

数码管的输出是根据流水灯的寄存器内容进行选择的。在 `always` 块中，使用 `case` 语句根据不同的流水灯状态选择相应的数码管输出。如果流水灯状态超出了预设范围，则将数码管显示为全亮状态。