verilog case语句怎么用，举个例子

Verilog中的case语句类似于C语言中的switch语句，用于根据输入信号的不同取值执行不同的操作。下面是一个简单的例子：

module example(input [1:0] sel, output reg [3:0] out);
    always @*
        case(sel)
            2'b00: out = 4'b0000;
            2'b01: out = 4'b0001;
            2'b10: out = 4'b0010;
            2'b11: out = 4'b0011;
        endcase
endmodule

在这个例子中，输入信号sel为2位二进制数，根据其取值执行相应的操作。当sel为00时，out输出0000；当sel为01时，out输出0001；当sel为10时，out输出0010；当sel为11时，out输出0011。

需要注意的是，case语句中的每个分支都需要以冒号(:)结尾，否则会导致编译错误。在case语句中，如果输入信号的取值不在任何一个分支中，则执行默认的操作。为了定义默认操作，可以使用关键字default，如下所示：

module example(input [1:0] sel, output reg [3:0] out);
    always @*
        case(sel)
            2'b00: out = 4'b0000;
            2'b01: out = 4'b0001;
            2'b10: out = 4'b0010;
            2'b11: out = 4'b0011;
            default: out = 4'b1111;
        endcase
endmodule

在这个例子中，如果输入信号sel的取值不是00、01、10或11，则out输出1111。