六进制计数器verilog代码

以下是一个简单的六进制计数器的 Verilog 代码示例：

module hex_counter(
    input clk,
    output reg [3:0] hex_out
);

reg [5:0] count = 6'h0;

always @(posedge clk) begin
    if (count == 6'h5) begin
        count <= 6'h0;
    end else begin
        count <= count + 1;
    end
end

always @(*) begin
    case (count)
        6'h0: hex_out = 4'h0;
        6'h1: hex_out = 4'h1;
        6'h2: hex_out = 4'h2;
        6'h3: hex_out = 4'h3;
        6'h4: hex_out = 4'h4;
        6'h5: hex_out = 4'h5;
        default: hex_out = 4'h0;
    endcase
end

endmodule

本代码使用了一个 6 位的计数器，用于计算从 0 到 5 的六进制数。在每个时钟上升沿时，计数器将自增 1，当计数器的值达到 5 时，它将被重置为 0。另外，使用 case 语句将计数器的值映射到输出的六进制数。