帮我详细解释一下这段代码：module top_module( input clk, input load, input [1:0] ena, input [99:0] data, output reg [99:0] q); ​ always @(posedge clk) begin if (load) // Load q <= data; else if (ena == 2'h1) // Rotate right q <= {q[0], q[99:1]}; else if (ena == 2'h2) // Rotate left q <= {q[98:0], q[99]}; end endmodule

这段代码实现了一个顶层模块（top_module），其中包含5个端口：

- clk：时钟信号
- load：一个用于控制数据加载的信号
- ena：一个包含2个比特的信号，用于选择q的旋转方向
- data：用于加载数据的信号
- q：输出数据的信号

该模块使用always块来实现行为。always块中的条件始终在时钟上升沿触发，以响应激活信号。如果load信号被激活，则将data信号中的数据加载到q寄存器中。如果ena信号的值为2'h1，则将q寄存器中的数据向右旋转一位。如果ena信号的值为2'h2，则将q寄存器中的数据向左旋转一位。最后，输出旋转后的数据存储在输出端口q中。