写一个D触发器，使能端时钟为1

D触发器是一种基本的时序电路，它有两个输入端：数据输入端（D）和时钟输入端（CLK），一个输出端（Q）。

当时钟输入端为1时，如果数据输入端为1，则输出端Q将变为1；如果数据输入端为0，则输出端Q将保持原来的状态不变。

以下是一个使能端时钟为1的D触发器的Verilog代码：

module d_trigger (
  input D,
  input CLK,
  input EN,
  output reg Q
);

always @(posedge CLK) begin
  if (EN) begin
    Q <= D;
  end
end

endmodule

这个D触发器在时钟上升沿处工作。当使能端EN为1时，数据D被存储到输出端Q中。当使能端EN为0时，输出端Q保持原来的状态不变。