reg 数据类型的变量必须在 always 块内被赋值,这个说法对吗
时间: 2024-03-30 12:34:35 浏览: 88
FPGA的wire和reg类型变量 fpga开发.pdf
这个说法是不完全正确的。在 Verilog 中,`reg` 数据类型的变量可以在 `always` 块内或者模块的顶层声明中被赋值。在 `always` 块内,`reg` 类型变量可以被用作状态寄存器,并且必须在 `always` 块内被赋值。而在模块的顶层声明中,`reg` 类型变量可以被用作输入、输出、或者内部信号,并且可以在任何地方被赋值。因此,`reg` 类型变量的赋值位置不仅仅局限于 `always` 块内。
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