题目要求: (1)拨动开关sw1为H,开始比赛。八位七数码管从左数第1、2位显示黄队分数,第7、8位显示红队分数。开始比赛时同时显示为00。按下键盘*1代表黄队加1分;按下键盘*2代表黄队加2分;按下键盘*3代表黄队加3分。按下键盘#1代表红队加1分;按下键盘#2代表红队加2分;按下键盘#3代表红队加3分。 (2)拨动开关sw1为L,结束比赛。再按没影响 (3)外部输入脉冲信号频率为50mhz;

时间: 2024-02-12 19:09:55 浏览: 25
这是一个基于FPGA实现的篮球计分器。实现的功能包括: 1. 开始比赛时,黄队和红队的分数都为0,并在七段数码管上显示为00。 2. 按下键盘*1,黄队分数加1,七段数码管上显示黄队分数;按下键盘*2,黄队分数加2,七段数码管上显示黄队分数;按下键盘*3,黄队分数加3,七段数码管上显示黄队分数。 3. 按下键盘#1,红队分数加1,七段数码管上显示红队分数;按下键盘#2,红队分数加2,七段数码管上显示红队分数;按下键盘#3,红队分数加3,七段数码管上显示红队分数。 4. 结束比赛时,将黄队和红队的分数显示在相应的七段数码管上,并停止计分。 5. 外部输入脉冲信号频率为50MHz,用于计时器的计时。 下面是一个FPGA实现的篮球计分器的代码: ```verilog module basketball_scoreboard( input clk, rst, // 时钟和复位信号 input sw1, // 开始/结束比赛信号 input [3:0] key, // 键盘输入信号 output reg [7:0] score_h, // 黄队分数 output reg [7:0] score_r // 红队分数 ); reg [31:0] cnt; // 计时器计数器 reg [7:0] score_h_tmp; // 黄队分数暂存器 reg [7:0] score_r_tmp; // 红队分数暂存器 // 复位信号 always @(posedge rst) begin cnt <= 0; score_h <= 8'b00000000; score_r <= 8'b00000000; end // 计时器 always @(posedge clk) begin if (sw1) begin cnt <= cnt + 1; end end // 按键处理 always @(key) begin case (key) 4'b0001: score_h_tmp <= score_h_tmp + 1; // 黄队加1分 4'b0010: score_h_tmp <= score_h_tmp + 2; // 黄队加2分 4'b0011: score_h_tmp <= score_h_tmp + 3; // 黄队加3分 4'b0100: score_r_tmp <= score_r_tmp + 1; // 红队加1分 4'b0101: score_r_tmp <= score_r_tmp + 2; // 红队加2分 4'b0110: score_r_tmp <= score_r_tmp + 3; // 红队加3分 4'b1111: begin // 清零 score_h_tmp <= 8'b00000000; score_r_tmp <= 8'b00000000; end default: begin score_h_tmp <= score_h_tmp; score_r_tmp <= score_r_tmp; end endcase end // 比赛开始/结束处理 always @(sw1) begin if (sw1) begin // 开始比赛 score_h_tmp <= 8'b00000000; score_r_tmp <= 8'b00000000; end else begin // 结束比赛 score_h <= score_h_tmp; score_r <= score_r_tmp; end end // 数码管输出 assign score_h = {score_h_tmp, score_h_tmp}; assign score_r = {score_r_tmp, score_r_tmp}; endmodule ```

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