TMS320F28xx硬件设计指南：高效系统调试与解决难题
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更新于2024-07-23
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本指南详细介绍了TI公司TMS320F28xx和TMS320F28xxxDSCs的硬件设计，针对此类高性能数字信号控制器（DSP）的复杂外部设备进行了系统级的设计指导。TMS320F28xx系列以其高频率应用需求，如与模数转换器、低电压模拟设备的紧密连接而闻名，因此，该文档旨在帮助工程师优化电路板布局，减少调试阶段的问题，提高开发效率。
设计过程中，指南重点关注以下几个关键领域：
1. 时钟设计：介绍了如何选择和配置输入时钟，包括常见的晶振电路设计和与F280x/F28xxx芯片的连接方式，确保稳定的时间基准。
2. JTAG接口：阐述了JTAG口的连接方法，包括单片系统和多处理器系统的设计，这对于软件调试至关重要。
3. 电源管理：强调了数字和模拟信号的独立供电，以及推荐的晶体振荡器布线策略，以降低电磁干扰和提高系统稳定性。
4. 模拟输入与模数转换：指南深入讲解了模拟输入阻抗设置，以及如何设计输入缓冲和驱动电路，确保信号质量和转换精度。
5. 接口与信号处理：提供典型扫描接口和RS-232传输原理图，展示了如何连接这些外部设备。
6. 电磁兼容性：讨论了如何处理电磁干扰和静电释放，以及电路分隔和地线设计的最佳实践，以确保系统的可靠性和电磁兼容性。
7. 走线技巧：针对直角走线提供了正确的和错误的方法，这是电路板布局中的重要细节。
通过阅读本指南，设计师能够避免常见的硬件设计陷阱，提升硬件设计的质量，从而加速产品开发周期，减少故障率，最终实现高效的TMS320F28xx和TMS320F28xxxDSCs系统集成。
www.ti.com.cn
TMS320F28xx
和
TMS320F28xxx DSCs
的硬件设计指南
6
ZHCA065–2008
年
8
月
External�Clock�Signal
(Toggling�0-V )
DDIO
XCLKIN X1 X2
NC
a)�Using�a�3.3�V�External�Oscillator
External�Clock�Signal
(Toggling�0-V )
DD
XCLKIN X1 X2
NC
b)�Using�a�1.8�V/1.9�V�External�Oscillator
3.1.2 Loss of Input Clock - Limp Mode
3.1.3 XCLKOUT
Handling of Different Hardware Building Blocks
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Connect the output of the external oscillator to the F280x and F28xxx parts as shown in Figure 4, based
upon the level. It is important to connect X1 or XCLKIN to ground as shown. If they are left open, the
frequency of CLKOUT will be incorrect and the DSC may not work properly.
Figure 4. Connecting External Oscillator to F280x/F28xxx
The F281x devices select the external clock oscillator part that toggles between 0 - V
DD
(0 – 1.8 V/1.9V).
Note: If you are using a 3.3 V external oscillator for an F281x system, use a 3.3 V to 1.8 V/1.9 V
voltage translator device equivalent to TI’s SN74LVC1G14 - SN74LVC1G14 Single
Schmitt-Trigger Inverter Data Sheet (SCES218) .
The PLL still issues a limp-mode clock if the input clock, OSCCLK, is removed or absent. The limp-mode
clock continues to clock the CPU and peripherals at a typical frequency of 1 MHz - 5 MHz. Limp mode is
not specified to work from power-up, but only after input clocks have been present. In PLL bypass mode,
the limp mode clock from the PLL is automatically routed to the CPU if the input clock is removed or
absent. The watchdog counter stops decrementing with the failure of the input clock and does not change
with the limp-mode clock. These conditions could be used by the application firmware to detect the input
clock failure and initiate a necessary shut-down procedure for the system.
Note: Applications in which the correct CPU operating frequency is absolutely critical should
implement a mechanism by which the DSC is held in reset should the input clocks ever fail.
For example, an R-C circuit can be used to trigger the XRS pin of the DSC, should the
capacitor ever get fully charged. An I/O pin can be used to discharge the capacitor on a
periodic basis to prevent it from getting fully charged. Such a circuit would also help in
detecting failure of the Flash memory and the V
DD3VFL
rail.
The output clock signal, derived from SYSCLKOUT, is available on XCLKOUT as a general-purpose clock
source, which can be used for external wait-state generation. It also serves as a Test Point to check the
CPU clock frequency and to ensure that the PLL is working properly. At reset, XCLKOUT =
SYSCLKOUT/4; but it can be set the same as or 1/2 of SYSCLKOUT.
The XCLKOUT signal is active when reset is active. Since XCLKOUT should reflect SYSCLKOUT/4 when
reset is low, you can monitor this signal to detect if the device is being properly clocked during debug.
There is no internal pullup or pulldown on the XCLKOUT pin. The drive strength of this pin is 8 mA. If
XCLKOUT is not being used, it can be turned off by setting the CLKOFF bit to 1 in the XINTF
Configuration Register (XINTCNF2). This is an output pin of the CMOS device and should not be
terminated to ground even if it is not used.
6 Hardware Design Guidelines for TMS320F28xx and TMS320F28xxx DSCs SPRAAS1A– August 2008
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F280x
和
F28xxx
连接外部振荡器的输出如图
4
所示，
X1
或
XCLKIN
引脚必须连接地，如果它们都被悬空的
话，那么
CLKOUT
引脚的频率就会不正确，数据控制器也不能正常工作。
图
4. F280x/F28xxx
连接外部振荡器
]
F281x
芯片设备选择外部时钟振荡器的电压时，电压范围在
0 - V
DD
(0 – 1.8 V/1.9V)
之间
如果在
F281x
系统拟采用了
3.3 V
外部振荡器，用户需要一个和
TI
公司的
SN74LVC1G14 - SN74LVC1G14
单个触发
器反相收据手册
(SCES218)
相匹配的电源转换芯片，把电源从
3.3 V
转换为
1.8 V/1.9 V
。
注释：
在保护模式下输入时钟的丢失
如果有输入时钟
OSCCLK
，或者没有输入或停止输入时钟，锁相环路会引起保护模式时钟。保护模式时钟在
频率为
1 MHz - 5 MHz
下继续计数
CPU
和外设。保护模式不是从上电一开始就工作，而是从有时钟输入开始
工作，在旁路了锁相环路的模式中，如果没有输入时钟时，保护模式自动建立了锁相环路和
CPU
之间的通
路。看门狗计数器随着输入时钟的减弱而停止计数，在保护模式下，看门狗计数器不发生变化。这些可以被
用来检测输入时钟是否失败，并且在必要的时候关掉系统程序。
3.1.2
正确的使用
CPU
操作频率是绝对关键的，这就需要数字信号控制器具有复位的功能。例如，一个
R-C
电路用
来触发数字信号控制器的
XRS
引脚，其中电容充电，一个
I/O
引脚来释放电容的电量，在基本的周期内不让电
容充电，这样的电路可以用来检测
Flash
存储是否失败，以及
V
DD 3VFL
过高。
注释：
XCLKOUT
引脚
从
SYSCLKOUT
输出的时钟信号可以从
XCLKOUT
引脚得到，来作为通用的时钟，可以作为外部等待状态
产生的时钟源，也可以作为
CPU
时钟频率和锁相环路是否工作的测试点。在复位状态下，引脚
XCLKOUT
=SYSCLKOUT/4
；但是，也可以被设置成为
1/2 of SYSCLKOUT
。
当复位键有效时，引脚
XCLKOUT
信号也是有效的，因为复位键在低电平时，引脚
XCLKOUT
应该是引脚
SYSCLKOUT/4
，只有这样，才能在调试阶段通过监控这个信号来判断芯片是否正常工作。在
XCLKOUT
引脚
上，没有内部的上拉和下拉电阻，驱动电流是
8 mA
。如果没有使用引脚
XCLKOUT
，可以通过设置状态寄存
器
XINTCNF2
的
CLKOFF
位为
1
。这时
CMOS
的输出引脚既是在不用的情况下也必须连接地。
3.1.1.3
不同硬件模块的设计
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