Chrontel CH7025/CH7026: HDMI to VGA/Video Encoder with Multiple ...
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更新于2024-07-26
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"Chrontel CH7026是一款针对手持设备和类似消费系统的数字输入信号编码器。它能够按照NTSC和PAL标准的SDTV格式以及480p、576p、720p和1080i的HDTV格式编码视频信号，并生成同步信号。同时，它还支持模拟RGB输出和复合同步信号。"
Chrontel CH7025/CH7026是Chrontel公司设计的一款高性能电视/ VGA编码器，适用于多种输出格式。该器件的主要特点包括：
1. **多格式支持**：CH7025/CH7026能处理标准定义电视（SDTV）格式，如NTSC和PAL，以及高清晰度电视（HDTV）格式，包括480p、576p、720p和1080i。此外，它还支持模拟RGB输出，适合VGA显示。
2. **灵活的同步信号生成**：器件可提供分离或复合的同步信号，这可以通过编程实现复合同步信号的生成。
3. **内置高速10位DAC**：芯片内含三个10位高速DAC，可以提供灵活的输出能力。例如，单个、双个或三个复合视频基带信号（CVBS）输出，YPbPr输出，RGB输出，以及同时的CVBS和S-Video输出。
4. **嵌入式帧缓冲SDRAM**：内部集成16Mbits的SDRAM作为帧缓冲，用于帧率转换，支持90/180/270度图像旋转和垂直或水平翻转功能。
5. **可编程数字输入接口**：支持24位/18位/16位/15位/12位/8位的数字输入接口，适应各种RGB（如RGB888、RGB666、RGB565等）、YCbCr（4:4:4 YCbCr和ITU656）以及2x或3x复用输入。同时，它支持CPU和内存接口。
6. **灵活的输入分辨率**：最大可支持到800x800和1024x680的输入分辨率，包括320x240、640x480和960x720等多种分辨率。
7. **旁路模式**：器件还支持旁路模式，这允许在不进行编码的情况下直接传递输入信号。
Chrontel CH7025/CH7026是一款高度集成的编码解决方案，适用于需要高质量视频输出的便携式设备和消费电子产品。其丰富的功能和灵活性使得它能够适应多种应用场景，从标准电视输出到高清显示，甚至包括图像处理和转换功能。
CHRONTEL CH7025/CH7026
201-1000-001 Rev. 1.23, 03/31/2010 11
2.0 FUNCTIONAL DESCRIPTION
2.1 Input Interface
2.1.1 Overview
Five distinct methods of transferring data to the CH7025/CH7026 are described below.
1. Unitary data, clock input at 1X the pixel rate (SDR mode)
2. Multiplexed data, clock input at 1X of pixel rate (DDR mode)
3. Multiplexed data, clock input at 2X of pixel rate
4. Multiplexed data, clock input at 3X of pixel rate
5. 8/16/24 bit CPU/MEMORY interface
For the multiplexed data, clock at 1X pixel rate, the data applied to the CH7025/CH7026 is latched with both edges
of the clock (also referred to as dual edge transfer mode or DDR). For the multiplexed data, clock at 2X or 3X pixel
rate the data applied to the CH7025/CH7026 is latched with one edge of the clock (also known as single edge
transfer mode or SDR). For the unitary data, clock at 1X pixel rate, the data applied to the CH7025/CH7026 is
latched with one edge of the clock .The polarity of the pixel clock can be reversed through serial port control. Hsync
and Vsync can be input individually or embedded into data signal such as BT656 input format.
2.1.2 Input Clock and Data Timing Diagram
Figure 4 to Figure 8 below shows the timing diagram for input data and clocks. The timing requirements are given
in later section.
Pna Pnb Pnc
…
P1a P1b P1c P2a P2b P2c
Data
Xclk
(3x)
P0cP0bP0a
…
One Pixel
Figure 4: Clock and Data Input Timing in 3x Multiplexed Mode
Data
Xclk
(1x)
One Pixel
P1b P2a P2bP1aP0bP0a
…
Pna Pnb
…
Xclk
(2x)
Figure 5: SDR and DDR Input Data Formats
(Note: In Figure 5, the first XCLK waveform represents the input clock for single edge transfer (SDR) methods.
The second XCLK waveform represents the input clock for the dual edge transfer (DDR) method.)
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