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基于CPLD的DDS设计:理论与实践
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更新于2024-06-23
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本篇文档是关于计算机领域的毕设论文任务书,设计题目为“基于可编程逻辑器件的DDS设计”。该设计旨在探究并应用直接数字频率合成(DDS)技术,这是一种在现代电子系统中广泛应用的高级频率源解决方案。DDS因其高频率分辨率、快速频率切换、连续相位跟踪以及易于扩展和集成等特点,对于雷达、通信、电子对抗和仪器仪表等领域至关重要。 设计目标涉及多个方面:首先,学生需研究并掌握DDS的原理和优势,利用EDA(电子设计自动化)技术和CPLD(复杂可编程逻辑器件)芯片来实现正弦信号发生器。这不仅要求设计者能够理解DDS的工作流程,还要学会如何运用自顶向下的系统设计方法进行逻辑和时序仿真。其次,设计分为两个方向:一是使用CPLD、EEPROM(如28C64)和DAC(如DAC0832)构建基本的DDS功能,确保输出幅度达到5V(有效值);二是针对特定芯片AD9834设计控制器,实现不同波形的生成,包括正弦波、方波、三角波、锯齿波和调制波形。 设计说明书需要详尽记录整个设计过程,包括但不限于:设计的概述和各部分工作原理的阐述,硬件原理图、程序清单和元件清单的编写,逻辑和时序仿真的结果展示,以及相关的工艺文件,如印制电路板图、元器件参数和电源设计等。这些内容将有助于学生提升查阅资料的能力,培养独立思考和解决问题的能力,以及熟悉计算机在电子系统设计中的应用。 这篇毕设论文任务书围绕DDS技术及其在可编程逻辑器件上的应用展开,要求学生具备扎实的理论基础和实践操作技能,以满足现代电子设备对高质量频率源的需求。同时,它也强调了学术写作规范,确保设计报告的严谨性和可读性。
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相位累加器由 N 位加法器与 N 位累加寄存器级联构成。每来一个时钟脉冲 f,加法器将
频率控制字 k 与累加寄存器输出的累加相位数据相加,把相加后的结果送至累加寄存器的
数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加
法器的输入端,以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样,相位
累加器在时钟作用下,不断对频率控制字进行线性相位累加。由此可以看出,相位累加器在
每一个时钟脉冲输入时,把频率控制字累加一次,相位累加器输出的数据就是合成信号的相
位,相位累加器的溢出频率就是 DDS 输出的信号频率。
用相位累加器输出的数据作为波形存储器(ROM)的相位取样地址,这样就可把存储在波
形存储器内的波形抽样值(二进制编码)经查找表查出,完成相位到幅值转换。波形存储器的
输出送到 D/A 转换器,D/A 转换器将数字量形式的波形幅值转换成所要求合成频率的模拟
量形式信号。低通滤波器用于滤除不需要的取样分量,以便输出频谱纯净的正弦波信号。
DDS 在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一
系列性能指标方面远远超过了传统频率合成技术所能达到的水平,为系统提供了优于模拟
信号源的性能。
3.2 实现 DDS 的方案
3.2.1 采用高性能 DDS 单片电路的解决方案
随着微电子技术的飞速发展,目前市场上性能优良的 DDS 产品不断推出,主要有
Qualcomm、AD、 Sciteg 和 Stanford 等公司单片电路(monolithic)。Qualcomm 公司推出了
DDS 系列 Q2220、Q2230,其中 Q2368 的时钟频率为 130MHz,分辨率为 0.03Hz,杂散控制为
-76dBc,变频时间为 0.1μs;美国 AD 公司也相继推出了他们的 DDS 系列:AD9850、AD9851、
可以实现线性调频的 AD9852、两路正交输出的 AD9854,AD 公司的 DDS 系列产品以其
较高的性能价格比,目前取得了极为广泛的应用。
3.2.2 采用低频正弦波 DDS 单片电路的解决方案
Micro Linear 公司的电源管理事业部推出低频正弦波 DDS 单片电路 ML2035 以其价格
低廉、使用简单得到广泛应用。ML2035 特性:1)输出频率为直流到 25kHz,在时钟输入为
12.352MHz 时频率分辨率可达到 1.5Hz(-0.75~+0.75Hz),输出正弦波信号的峰-峰值为
Vcc;2)高度集成化,无需或仅需极少的外接元件支持,自带 3~12MHz 晶体振荡电路;3)兼容
的 3 线 SPI 串行输入口,带双缓冲,能方便地配合单片机使用;(4)增益误差和总谐波失真很低。
3.2.3 自行设计的基于 FPGA 芯片的解决方案
DDS 技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模
大、可编程,以及有强大 EDA 软件支持等特性,十分适合实现 DDS 技术。Altera 是著名的
PLD 生产厂商,多年来一直占据着行业领先的地位。Altera 的 PLD 具有高性能、高集成度
和高性价比的优点,此外它还提供了功能全面的开发工具和丰富的 IP 核、宏功能库等,因此
Altera 的产品获得了广泛的应用。Max+plusII 是 Altera 提供的一个完整的 EDA 开发软件,
可完成从设计输入、编译、逻辑综合、器件适配、设计仿真、定时分析、器件编程的所有
过程。QuartusII 是 Altera 近几年来推出的新一代可编程逻辑器件设计环境,其功能更为强大。
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第 4 章 用 VHDL 实现 DDS
4.1 VHDL 语言简介
VHDL 主要用于描述数字系统的结构、行为、功能和接口,非常适用于可编程逻辑芯
片的应用设计。与其它的 HDL 相比,VHDL 具有更强的行为描述能力,从而决定了它成
为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构,从逻
辑行为上描述和设计大规模电子系统的重要保证。就目前流行的 EDA 工具和 VHDL 综合
器而言,将基于抽象的行为描述风格的 VHDL 程序综合成为具体的 FPGA 和 CPLD 等目标
器件的网表文件己不成问题。
4.2 频率控制
频率控制用于对基准频率的改变,以控制 DDS 发生信号的频率。为了更直观的看到当
前频率,本文采用直接采集频率输出到数码管显示。
4.2.1 频率控制原理
当基准频率输入时,分频器实现了频率的变化,以下程序实现了基准频率的 1-16 分频。
频率的变化由外围的四个按键开关控制,当按键值为 0000-1111(按键按下为 1),可实现基
准频率的 1-16 分频。具体实现程序如下 :
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY fenpinqi is
PORT (
iclk : IN STD_LOGIC;
key:IN STD_LOGIC_VECTOR(3
DOWNTO 0);
oclk : OUT STD_LOGIC);
END fenpinqi;
ARCHITECTURE one OF fenpinqi IS
signal clk_i :std_logic;
SIGNAL count :STD_LOGIC_VECTOR(3
DOWNTO 0) ;
BEGIN
PROCESS (iclk)
BEGIN
IF iclk'EVENT AND iclk='1' THEN
IF count >=key THEN
count <="0000";
clk_i<= not clk_i;
ELSE count <= count +1;
END IF;
END IF;
END PROCESS;
oclk<= clk_i;
END one;
生成的模块如图 4-1:
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图 4-1
注:ICLK;输入基准频率,OCLK:输出频率,KEY:按键控制分频,为四位二进制数。
仿真的时序图如图 4.2:
图 4-2
说明:当按键显示为 0001 时,输出频率是基准频率的二分之一,实现二分频。当为 0010
时,频率为基准的三分之一,实现三分频。以此按键就能实现分频了,直至十六分频为止。
4.2.2 频率采集原理
为了采集即时频率,本文专门产生一个秒信号,用来计录脉冲个数。脉冲计数用八位十进
制计数器,计数器在 START 置一时,秒信号的计数脉冲数清零同时计数器清零,当 STARE
置零时秒信号与计数器同时开始工作。当一秒时间到时(STOP 为 1 )计数器把数据送出
去以供显示。具体实现程序如下,
频率采集程序:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity selec is
port(
num1,num2,num3,num4,num5,num6,nu
m7,num8:out std_logic_vector(3 downto 0);
stop:in std_logic;
start: in std_logic;
reset: in std_logic;
clk:in std_logic);
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