使用EZ-USB FX2LP™从机FIFO接口设计指南

"EZ-USB ® FX2LP™ Slave FIFO 接口设计指南" 本文档主要介绍了如何使用 Cypress 的 EZ-USB® FX2LP™ 芯片通过 Slave FIFO 接口与 FPGA 进行通信。该接口适用于数据采集、工业控制与监控以及图像处理等高速 USB 连接的应用场景。提供的项目示例已经过 Xilinx® Spartan®6 FPGA 的验证。 1. **硬件连接** 硬件连接部分讲述了如何将 EZ-USB FX2LP 芯片与 FPGA 连接，确保正确实现 Slave FIFO 接口。这包括 USB 总线信号、FIFO 数据接口以及必要的控制信号，如读写使能和空/满标志等。 2. **固件实现** 固件实现部分详细描述了 FX2LP 芯片上的代码架构。它通常包含初始化序列、USB 事务处理、FIFO 管理以及与 FPGA 通信的协议。FX2LP 作为 USB 设备端，负责处理 USB 协议，而 FPGA 作为主机，处理应用层的数据传输。 3.1 **FX2LP 代码架构** FX2LP 的固件设计分为几个关键模块，如 USB 核心、中断处理、FIFO 控制逻辑以及与 FPGA 交互的接口。这些模块协同工作，确保数据在 USB 总线和 FIFO 之间的高效传输。 4. **FPGA 代码架构** FPGA 侧的代码设计包括了数据流处理和对 FX2LP 的响应逻辑。 4.1 **数据环回** 数据环回是测试接口功能的一种常见方法，这里的数据在 FPGA 内部进行循环，然后返回到 FX2LP，用于验证数据传输的正确性。 4.2 **Stream IN 传输** Stream IN 传输是 FPGA 向主机（USB 接口）发送数据的过程。FX2LP 作为设备，接收 FPGA 发送的数据，并将其封装成 USB 包传递给主机。 4.3 **Stream OUT 传输** Stream OUT 传输则是主机向 FPGA 发送数据。FX2LP 接收主机的数据包，解封装后将数据发送给 FPGA。 5. **仿真波形** 这部分提供了仿真波形图，帮助理解在不同操作模式下信号的行为，这对于调试和验证接口设计至关重要。 6. **设计示例** 设计示例中，以 ZTEX 硬件设置为例，详细说明了实际工程中的硬件配置、固件组件以及软件配合的步骤。这包括 FPGA 配置文件、FX2LP 固件加载、USB 驱动安装以及应用程序开发等。 6.1 **ZTEX 硬件设置** ZTEX 是一个基于 FPGA 的开发平台，其硬件配置涉及 FX2LP 与 FPGA 的物理连接，以及必要的电源和信号调理。 6.2 **固件和软件组件** 固件组件包括 FX2LP 的 CFW (Configurable Firmware) 文件，以及 FPGA 的 VHDL 或 Verilog 代码。软件组件可能包括 USB 驱动程序、设备配置工具以及用户应用程序。 6.3 **操作流程** 这部分阐述了从硬件连接、固件加载到软件运行的整个操作流程，帮助开发者按照指南实现类似的设计。 此应用笔记 AN61345 为开发者提供了详细的步骤和实例，便于实现 EZ-USB FX2LP 与 FPGA 间的高效 Slave FIFO 通信，同时推荐了其他相关应用笔记如 AN65209 和 AN63620 作为扩展阅读材料。访问 www.cypress.com 可获取更多代码示例和支持资源。