VLSI设计中的可测试性与ATPG技术

"内建自测试技术BIST-可测试性设计与ATPG" 内建自测试技术（BIST，Built-In Self-Test）是一种在集成电路（IC）内部集成测试功能的方法，它允许芯片自我诊断并检测制造过程中的缺陷。BIST在现代VLSI（Very Large Scale Integration）设计中扮演着至关重要的角色，因为它能够提高产品的质量和可靠性，同时降低测试成本。 可测试性设计（DFT，Design for Testability）是VLSI设计的一个关键方面，目的是在设计阶段就考虑如何方便地对芯片进行测试。DFT技术包括扫描链设计、边界扫描、多边形对齐等，这些都旨在使测试信号能够容易地注入和读出，以便于检测潜在的制造缺陷。 自动测试图案生成（ATPG，Automatic Test Pattern Generation）是DFT的一部分，它使用专门的软件工具如TetraMax，根据设计的门级网表生成测试向量，这些向量能够揭露电路中的故障。ATPG的目标是生成一组最小的测试向量，使得所有可能的故障都能被有效地检测出来。 VLSI设计流程通常包括以下几个阶段： 1. **系统级别设计**（System Level）：在此阶段，定义行为模型，描述系统的行为和功能。 2. **RTL设计**（Register Transfer Level）：编写Verilog或VHDL等硬件描述语言代码，描述逻辑操作。 3. **逻辑综合**：将RTL代码转换为门级网表，这个过程可以使用Synopsys的Design Compiler等工具完成。 4. **DFT插入**：在逻辑综合之后，DFT技术如扫描链会被插入到设计中。 5. **布局布线**：使用Cadence的Encounter或Magma的Astro等工具，将电路布局并连接。 6. **版图验证**：通过Calibre或Hercules进行设计规则检查（DRC）和光刻相似性检查（LVS），确保物理实现符合逻辑设计。 7. **参数提取**：使用工具如Star-RCXT进行寄生参数提取，用于静态时序分析。 8. **静态时序仿真**：使用Primetime等工具进行时序分析，评估电路的性能和时序裕量。 9. **ATPG**：在门级网表上运行ATPG工具，生成测试向量。 10. **测试模式生成**：测试模式被编程到测试设备中，用于芯片的最终测试。 11. **版图输出**（Tape-out）：经过验证的版图准备生产。 12. **测试**：利用生成的测试向量进行芯片测试，检测制造缺陷。 为什么需要DFT和ATPG？因为在集成电路的制造过程中，可能会出现各种制造缺陷，如短路、开路、多晶硅桥接等，这些缺陷可能导致芯片无法正常工作。通过DFT和ATPG，可以在生产线上快速、有效地检测出这些问题，确保只把无缺陷的芯片投放到市场，从而提高产品质量，保护消费者利益。 测试不是为了查找设计中的功能性错误，而是专注于发现制造过程中引入的物理缺陷。测试工程师关注的是如何有效地识别这些缺陷，而不是关心芯片的具体功能。测试过程通过应用预定义的输入激励，观察输出响应，然后将实际响应与预期的理想响应对比，以此判断芯片是否正常工作。