VLSI测试与可测性设计：边界扫描与集成电路

"该资源是一份关于中由时钟在国科大模式识别课程2018期末试题中的讲解，涉及VLSI测试方法学和可测性设计的知识。" 在集成电路（Integrated Circuit, IC）设计领域，尤其是VLSI（Very Large Scale Integration）设计中，测试方法学和可测性设计（Design for Testability, DFT）是至关重要的环节。中由时钟在边界扫描设计中起着关键作用，这是VLSI测试的一种常见技术。边界扫描设计的基本结构包括测试访问端口（Test Access Port, TAP）、指令寄存器、测试数据寄存器链以及控制信号，如TMS、TCK、TDI和TDO等。 边界扫描的基本思想是，在IC的输入/输出（I/O）引脚附近添加额外的逻辑，即边界扫描单元（Boundary Scan Cell, BSC），这些单元可以独立于IC的正常操作进行测试数据的输入和输出。测试数据通过TDI信号串行输入，经过指令寄存器解析后，控制测试数据寄存器链，其中包含边界扫描寄存器(BSR)和旁路寄存器(BYR)等。测试结果则通过TDO信号串行读出。TMS信号用于切换不同的测试模式，TCK提供测试时钟，而TRST可能用于系统的复位。 图7.1展示了一个基本的边界扫描结构，其中，测试数据通过TAP进入元器件，通过TMS和TCK的控制，可以将数据加载到边界扫描单元或者从单元中读出。图7.2进一步解释了边界扫描单元的内部设计，通常包含一个多路选择器，数据可以在被输入到扫描寄存器或通过输出端口传递给IC核心。 测试数据寄存器链允许测试数据在不干扰IC正常功能的情况下，沿着链路移动。在某些情况下，边界扫描单元中还包括触发器，如图7.2所示的B控制的触发器，其目的是确保边界扫描单元内的信号状态在测试过程中得以稳定。然而，这个触发器并不是必需的，其存在主要是为了便于教学和理解。 本书《VLSI测试方法学和可测性设计》深入介绍了VLSI测试的各种方法和技术，涵盖了电路测试的基础概念、数字电路的描述和模拟、组合电路和时序电路的测试生成、IDDQ测试、随机和伪随机测试原理、测试生成电路结构以及数据压缩技术。此外，书中还讨论了专用电路如Memory和System on Chip (SoC)的可测性设计策略。 该书不仅适合从事集成电路设计、制造、测试和应用的工程师作为参考书，也适合作为高等院校高年级学生和研究生的教材，帮助他们建立起电路设计、模拟、测试和分析的坚实基础，并促进电路设计、制造、测试和应用之间的沟通和协作。