基于 CPLD 的 VHDL 语言数字钟设计
基于 CPLD 的 VHDL 语言数字钟（含秒表）设计
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路
功能。所有数字逻辑功能都在 CPLD 器件上用 VHDL 语言实现。这样设计具有体积小、设
计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。
本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和 VHDL 语言输入
—各模块程序设计）实现数字钟的设计、下载和调试。
一、 功能说明
已完成功能
1. 完成秒／分／时的依次显示并正确计数；
2. 秒／分／时各段个位满 10 正确进位，秒／分能做到满 60 向前进位；
3. 定时闹钟：实现整点报时，又扬声器发出报时声音；
4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行
调整；
5. 利用多余两位数码管完成秒表显示：A、精度达 10ms；B、可以清零；C、完成暂停
可以随时记时、暂停后记录数据。
待改进功能：
1. 闹钟只是整点报时，不能手动设置报时时间，遗憾之一；
2. 秒表不能向秒进位，也就是最多只能记时 100ms；
3. 秒表暂停记录数据后不能在原有基础上继续计时，而是复位重新开始。
【注意】秒表为后来添加功能，所以有很多功能不成熟！
二、 设计方案
1. 数字钟顶层设计
外部输入要求：输入信号有 1kHz／1Hz 时钟信号、低电平有效的秒／微秒清零信
号 CLR、低电平有效的调分信号 SETmin、低电平有效的调时信号 SEThour；
外部输出要求：整点报时信号 SOUND（59 分 51／3／5／7 秒时未 500Hz 低频声，
59 分 59 秒时为 1kHz 高频声）、时十位显示信号 h1（a,b,c,d,e,f,g）、时个位显示
信号 h0（a ,b,c,d,e,f,g）、分十位显示信号 m1 及分个位 m0、秒十位 s1 及秒个位
s0、微秒十位 ms1 及微秒个位 ms0；数码管显示位选信号 SEL0／1／2 等三个信号。
2. 内部功能模块主要有：
Fenp 分频模块：主要是整点报时用的 1kH 与 500Hz 的脉冲信号，这里的输入信号
是 1KHz 信号，所以只要一个二分频即可；时间基准采用 1Hz 输入信号直接提供
（当然也可以分频取得，这里先用的是分频取得的信号，后考虑到精度问题而采用
硬件频率信号。
实现带有 100 进制进位和清零功能，暂定等功能的微秒模块 MINSECONDB 输入为
1Hz 脉冲和低电平的清零信号 CLR 与暂定信号 STOP，输出微秒个位、十位及进位
信号 CO（虽然没有实现进位功能，但还是编写了这个端口，只是在连线时悬空）。
实现 60 进制带有进位和清零功能的秒计数模块 SECOND，输入为 1Hz 脉冲和低电
平有效的清零信号 CLR，输出秒个位、时位及进位信号 CO。
实现 60 进制带有进位和置数功能的分计数模块 MINUTE，输入为 1Hz 脉冲和高电
1
剩余13页未读，继续阅读
评论0