题目: 4 位并行乘法器的电路设计与仿真
功能要求:
1. 实现 4 位并行乘法器的电路设计;
2. 带异步清零端;
3. 输出为 8 位;
4. 单个门延迟设为 5 ns。
设计要求
使用 Verilog 语言寄存器传输级(RTL)方法描述电路;
使用 testbeach 方法验证电路;验证要求计算总时延等。
开发环境选用 Modelsim 6.5b;
文档:分析文档、设计文档、测试文档、代码和总结。
设要有完整的组合逻辑电路设计步骤;
每一步骤完成要正确合理;
设计电路时分模块测试。
时间安排
分析设计阶段:周一至周二上午;
代码编写阶段:周二下午至周三;
代码测试优化阶段:周四;
仿真分析及总结:周五上午;
验收:周五下午。
验收标准
文档齐全(20 分)。
注:无文档不可以进行下一步。
仿真结果正确,回答问题正确。(50 分)
课程设计报告。(30 分)
一、分析
A3A2A1A0 与 B3B2B1B0 相乘,按乘法规则进行计算如下:
A3B0 A2B0 A1B0 A0B0
A3B1 A2B1 A1B1 A0B1
A3B2 A2B2 A1B2 A0B2
+ A3B3 A2B3 A1B3 A0B3
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
每一列相加均采用全加器,最直接的方法是采用一位全加器,也可采用超前进位加法器,
相对延迟会更短。
采用一位全加器,有两种算法,第一种为每两列相加,每一行加法器串行进位,这种方法
相对延迟较大,设每个全加器延迟为 t,采用这种方法的最大延迟为 8t。第二种为断开串行
进位的进位链,以缩短每次加法的延迟。实现方法为:将第 j 步第 i 位的进位输出连到下一
步(第 j+1 步)第 i+1 位的进位输入。但最后要添加一行串行进位的加法器。此种方法的最
大延为 6t。
A3B3 A2B3 A1B3 A0B3 + + + +