计数器VHDL语言一个计数器的程序 使用了VHDL语言 是数电实验设计中的必须用的一个程序

十进制计数器 cn10

cnt10 的输入端口：

en——允许计数

clk－－时钟；

reset－－复位；

输出端口为：

q－－计数值输出；

carry－－进位输出；

        carry:OUT  STD_ULOGIC;

        q:OUT  STD_ULOGIC_VECTOR(3  DOWNTO  0));

END  cnt10;

ARCHITECTURE  rtl  OF  cnt10  IS

     SIGNAL  qs:STD_LOGIC_VECTOR(3  DOWNTO  O);

     SIGNAL  ca:STD_ULOGIC;

     BEGIN

        PROCESS(clk)

                VARIABLE  q10:INTEGER;

              BEGIN

                         ca <= '0 ';                                 

---(1)

                       ELSIF(q10=8)THEN

                         q10:=q10+1;

                         ca <= '1 ';                                 

---(2)

                       ELSE

                         q10:=q10+1;

                         ca <= '0 ';

                       END  IF;