2.4. BITSLIP
Bitslip 有效可以将串行数据在并行侧进行顺序调整。重复使用 Bitslip,直到 ISERDESE2
输出端出现训练码。
SDR 和 DDR 的 Bitslip 效果是不同的。SDR 中,每个 Bitslip 使并行数据左移一位,新的
数据将补充进来。DDR 中,第一个 Bitslip 使并行数据右移一位,第二个 Bitslip 使并行数据
左移三位。
Bitslip 只有在 NETWORKING 模式下有效。
Bitslip 一次最多持续一个 CLKDIV 周期,两个 Bitslip 之间至少间隔 1 个 CLKDIV 周期。
SDR 下,一次 bitslip 后,需等待至少 2 个周期,Q1 至 Q8 的输出为 bitslip 后的值;DDR
下,一次 bitslip 后,需要等到至少 3 个周期。
3. MMCM 和 PLL
3.1. 概述
7 系列 FPGA 的 clock management ;le(CMT)包括一个 MMCM 和一个 PLL。PLL 具备
MMCM 的一部分功能。
输出时钟的 divider 个数为 8,部分端口能够输出反相时钟。MMCM 具备相位双向微调
功能,可用于 dynamic phase-shi> 模式。相位微调精度与 VCO 频率相关。
CLKFBOUT 支持小数分频(步进 1/8)。CLKOUT0 能支持更高的输出时钟频率。
如果 MMCM 的 spread spectrum 特性未使用,则外部时钟的 spread spectrum 不会被
@ltered,而是直接传递到输出时钟。
MMCM 和 PLL 可以通过 BUFR/IBUFG(cc)/BUFG/GT/BUFH/Local Rou;ng,不推荐使用 local
rou;ng。
MMCM 额外的新特性总结如下。
通过 CLKOUT[0:3]可以驱动 BUFR 和 BUFIO(HPC:High Performance Clock)。