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Contents
© 2018 Synopsys, Inc. Certify User Guide
16 March 2018
Chapter 19: Optimizing for Specific Targets
Optimizing Intel FPGA Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 728
Working with Intel FPGA PLLs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 729
Instantiating Special Buffers as Black Boxes in Intel FPGA Designs . . . . . . . . 730
Packing I/O Cell Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 731
Specifying Core Voltage in Stratix III Designs . . . . . . . . . . . . . . . . . . . . . . . . . 733
Using LPMs in Simulation Flows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 733
Working with Quartus II . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 735
Optimizing Xilinx Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738
Designing for Xilinx Architectures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 738
Specifying Xilinx Macros . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 739
Inferring Wide Adders . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 741
Instantiating CoreGen Cores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 743
Instantiating Virtex PCI Cores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 744
Packing Registers for I/Os . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 747
Specifying Xilinx Register INIT Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749
Inserting Xilinx I/Os and Specifying Pin Locations . . . . . . . . . . . . . . . . . . . . . . 751
Working with Xilinx Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 758
Working with Xilinx Regional Clock Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . 758
Specifying RLOCs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 760
Specifying RLOCs and RLOC_ORIGINs with the synthesis Attribute . . . . . . . 762
Using Clock Buffers in Virtex Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 763
Working with Clock Skews in Xilinx Virtex-5 Physical Designs . . . . . . . . . . . . 764
Instantiating Special I/O Standard Buffers for Virtex . . . . . . . . . . . . . . . . . . . . 765
Reoptimizing With EDIF Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 766
Improving Xilinx Physical Synthesis Performance . . . . . . . . . . . . . . . . . . . . . . 767
Running Post-Synthesis Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 768
Working with Xilinx Place-and-Route Software . . . . . . . . . . . . . . . . . . . . . . . . 769
Chapter 20: Working with Vendor IP
The Synopsys FPGA IP Encryption Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 772
Overview of the Synopsys FPGA IP Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . 772
Encryption and Decryption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 773
Working with Encrypted IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 777
Encrypting Your IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 777
Encrypting IP with the encryptP1735.pl Script . . . . . . . . . . . . . . . . . . . . . . . . . 779
Encrypting IP with the encryptIP Script . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 784
Specifying the Script Output Method . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 786
Preparing the IP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 788
Working with Synenc-encrypted IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 794