IDT72V255/265 FIFO存储器规格与特性
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更新于2024-06-20
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"C2652796_FIFO存储器规格书_RENESAS(瑞萨)_IDTFIFO存储器规格书.PDF" 描述了一种由IDT公司制造的高性能FIFO（First In First Out，先进先出）存储器，主要型号包括IDT72V255LA和IDT72V265LA。这些器件在设计上兼容了IDT72V275/72V285和72V295/72V2105 SuperSync FIFOs，并且在功能上与5伏特的IDT72255/72265系列保持兼容。
规格书中的关键特性如下：
1. 内存组织：提供了两种内存配置，即8,192x18位的IDT72V255LA和16,392x18位的IDT72V265LA，满足不同容量的需求。
2. 兼容性：器件的引脚布局与IDT72V275/72V285及72V295/72V2105 SuperSync FIFOs完全兼容，方便用户在不改变硬件设计的情况下进行升级或替换。
3. 性能：FIFO具有10纳秒的读写周期时间（6.5纳秒的访问时间），这表明其高速处理能力，适用于数据传输速率要求高的系统。
4. 低延迟：固定且低的首次数据延迟时间，确保了高效的数据处理。
5. 电源管理：5伏输入兼容性和自动待机电源下降功能，有助于减少待机时的功耗。
6. 清除功能：Master Reset可清除整个FIFO，而Partial Reset则只清除数据，保留编程设置，提供了灵活的数据管理选项。
7. 重传操作：具备固定低延迟的重传功能，保持系统的稳定运行。
8. 状态指示：提供Empty、Full和Half-Full标志来指示FIFO的状态，便于系统监控。
9. 可编程阈值：可编程的Almost-Empty和Almost-Full标志允许用户选择两个预设偏移量之一，增强了系统的灵活性。
10. 编程方式：部分标志可通过串行或并行方式进行编程，简化了配置过程。
11. 时序选择：可以选择IDT标准定时（使用EF和FF标志）或First Word Fall Through定时（使用OR和IR标志），以适应不同的系统需求。
12. 输出使能：输出使能功能将数据输出置于高阻态，允许在不使用时断开连接。
13. 扩展性：FIFO深度和宽度易于扩展，支持系统规模的扩展。
这些特性使得IDT72V255LA和IDT72V265LA成为适合高速数据处理和通信应用的理想选择，如网络设备、数据采集系统和嵌入式计算平台。通过其优秀的性能、兼容性和灵活性，用户可以构建高效、可靠的系统架构。
6
IDT72V255LA/72V265LA 3.3 VOLT CMOS SuperSync FIFO™
8,192 x 18, 16,384 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
4672 drw 04
330Ω
30pF*
510Ω
3.3V
D.U.T.
* Includes jig and scope capacitances.
AC ELECTRICAL CHARACTERISTICS
(1)
(Commercial: VCC = 3.3V ± 0.3V, TA = 0°C to +70°C; Industrial: VCC 3.3V ± 0.3V,TA = -40°C to +85°C)
Input Pulse Levels GND to 3.0V
Input Rise/Fall Times 3ns
Input Timing Reference Levels 1.5V
Output Reference Levels 1.5V
Output Load See Figure 2
AC TEST CONDITIONS
NOTES:
1. All AC timings apply to both Standard IDT mode and First Word Fall Through mode.
2. Industrial temperature range product for 15ns speed grade is available as a standard device.
3. Pulse widths less than minimum values are not allowed.
4. Values guaranteed by design, not currently tested.
IDT72V255LA10 IDT72V255LA15 IDT72V255LA20
IDT72V265LA10 IDT72V265LA15 IDT72V265LA20
Symbol Parameter Min. Max. Min. Max. Min. Max. Unit
fS Clock Cycle Frequency — 100 — 66.7 — 50 M Hz
tA Data Access Time 2 6.5 2 10 2 12 ns
tCLK Clock Cycle Time 10 — 15 — 20 — ns
tCLKH Clock High Time 4.5 — 6 — 8 — ns
tCLKL Clock Low Time 4.5 — 6 — 8 — ns
tDS Data Setup Time 3 — 4 — 5 — ns
tDH Data Hold Time 0.5 — 1 — 1 — ns
tENS Enable Setup Time 3 — 4 — 5 — ns
tENH Enable Hold Time 0.5 — 1 — 1 — ns
tLDS Load Setup Time 3 — 4 — 5 — ns
tLDH Load Hold Time 0.5 — 1 — 1 — ns
tRS Reset Pulse Width
(3)
10 — 15 — 20 — ns
tRSS Reset Setup Time 10 — 15 — 20 — ns
tRSR Reset Recovery Time 10 — 15 — 20 — ns
tRSF Reset to Flag and Output Time — 10 — 15 — 20 ns
tFWFT Mode Select Time 0 — 0 — 0 — ns
tRTS Retransmit Setup Time 3 — 4 — 5 — ns
tOLZ Output Enable to Output in Low Z
(4)
0—0—0—ns
tOE Output Enable to Output Valid 2 6 3 8 3 10 ns
tOHZ Output Enable to Output in High Z
(4)
2638310ns
tWFF Write Clock to FF or IR — 6.5 — 10 — 12 ns
tREF Read Clock to EF or OR — 6.5 — 10 — 12 ns
tPAF Write Clock to PAF — 6.5 — 10 — 12 ns
tPAE Read Clock to PAE — 6.5 — 10 — 12 ns
tHF Clock to HF —16—20—22ns
tSKEW1 Skew time between RCLK and WCLK for FF/IR 5—6—10—ns
tSKEW2 Skew time between RCLK and WCLK for PAE and PAF 12 — 15 — 20 — ns
tSKEW3 Skew time between RCLK and WCLK for EF/OR 60 — 60 — 60 — ns
t
SKEW4 Skew time between RCLK and WCLK for PAE and PAF 15 — 17 — 25 — ns
for Re-transmit operation
Figure 2. Output Load
Commercial Com’l & Ind’l
(2)
Commercial
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