Altera可编程逻辑器件结构
逻辑单元(LE)是Altera可编程逻辑器件结构的基本组成部分。LE由一个4输入查找表、一个可编程寄存器、及一些辅助电路组成。每个LE包含一个四输入查找表(LUT),该表可以实现任何四个变量的函数。此外,每个LE还包含一个可编程寄存器和带选择能力的进位链。
LE的可编程寄存器可以配置为D、T、JK或SR操作模式。每个寄存器都有数据、异步加载数据、时钟、时钟使能、清除和异步加载/预置输入。全局信号、通用I/O引脚或内部逻辑可以驱动寄存器的时钟和清除控制信号。通用I/O引脚或内部逻辑可以驱动时钟使能、预置、异步加载和异步数据输入信号。
LE有三个输出,驱动局部、行和列 routing资源。LUT或寄存器输出可以单独驱动这三个输出。两个LE输出驱动列或行和直接链接 routing连接,而一个驱动局部interconnect资源。这允许LUT驱动一个输出,而寄存器驱动另一个输出。这被称为寄存器packing,提高了设备利用率,因为设备可以将寄存器和LUT用于无关的函数。另一个特殊的packing模式允许寄存器输出反馈到同一个LE的LUT中,以便寄存器与其自己的fan-out LUT패킹。这提供了另一种机制来改善设备利用率。
Altera可编程逻辑器件结构还包括高密度FPGA,如Stratix系列。Stratix系列器件基于1.5-V、0.13-μm、所有层次铜SRAM工艺,具有高达114,140个逻辑单元(LEs)和高达10Mbits的RAM。这些器件还提供高达28个数字信号处理(DSP)块,带有高达224个(9-bit×9-bit)嵌入式乘法器,优化了DSP应用程序,以便高效地实施高性能滤波器和乘法器。
Stratix器件还支持各种I/O标准,并提供了一个完整的时钟管理解决方案,具有分层式时钟结构,性能高达420 MHz,并带有高达12个相位锁定环(PLLs)。
在Altera可编程逻辑器件结构中,LE是最小的逻辑单元,具有高效的逻辑利用率。LE包含一个四输入查找表、一个可编程寄存器和一些辅助电路。每个LE可以驱动局部、行和列 routing资源,并支持动态单比特加法或减法模式,选择由LAB-wide控制信号。LE的可编程寄存器可以配置为D、T、JK或SR操作模式,并提供了寄存器packing和反馈机制,以提高设备利用率。