VLSI测试策略：组合电路与时序测试详解

在《VLSI测试方法学和可测性设计》一书中，章节涉及了针对组合电路部分的详细测试策略。该部分主要针对的是超大规模集成电路（VLSI）中的测试，尤其是在设计阶段如何确保电路的正确性和可靠性。首先，对于组合电路部分的测试生成，作者参考了例6.1的方法，这种方法强调了对3个原始输入（xy1y2）的穷举测试，通过对所有可能的输入组合{000, 001, ..., 111}进行测试，确保电路的行为符合预期。 测试施加过程中，关键在于穷举测试集的施加顺序。为了提高效率，作者建议采用一种优化的策略，即在施加下一个测试图形的同时，将前一个测试响应移除。测试输入和输出的排列顺序在表6.4中列出，通过时钟信号控制状态的转移，比如从1～3列开始，逐步增加输入值，同时验证输出Z的变化。这个过程包括了对触发器的测试，随后是组合电路部分的测试。 在测试触发器时，作者提到使用特定的移入序列（如010100110）来检查扫描路径中触发器的状态变化。对于组合电路部分，当遇到如图6.8所示的s-a-1故障（Q1=0, Q2=0, A=1时），首先将输入置为00，然后按照组合电路的方式进行测试，以确定故障是否被正确检测。 测试所需的时钟数与电路的复杂性有关，公式 CLKs = 2^(n+r) * (2^n + r) / (n+r+1)给出了计算穷举测试所需时钟数的通用方法。对于例6.2，给出了具体的时钟数量计算。此外，如果采用不同的测试生成方法，可能会有额外的时间需求。 本书还涵盖了广泛的测试方法，包括专用可测性设计、扫描和边界扫描理论、IDDQ测试、随机和伪随机测试原理，以及与M序列相关的测试生成方法。这些内容不仅帮助设计者理解和实施有效的测试方案，还探讨了内建自测试（In-System Self-Test, ISST）和数据压缩结构等高级可测性技术。 《VLSI测试方法学和可测性设计》是一本深入讲解VLSI测试实践和技术的权威教材，适用于集成电路设计、制造、测试专业人士，同时也是高年级学生和研究生进行相关课程学习的重要参考书。书中强调了测试在电路设计和制造过程中的重要性，以及如何通过科学的测试方法保证产品质量和性能。