工程科学与技术，国际期刊23（2020）1364完整文章基于门扩散输入技术的全摆幅和可扩展的1位混合全加器，适用于高性能应用Mehedi Hasana，b，Shahan U.Zamana，c，1，Mainul Hossaind，2，Parag Biswasa，1，Sharnali Islamd，2a孟加拉国达卡1229南北大学电子和计算机工程系bJack-Kilby VLSI Lab，University of Science and Technology Chittagong，Chattogram 4202，Bangladeshc三星奥斯汀研发中心（SARC），三星公司，奥斯汀，德克萨斯州78746，美国d孟加拉国达卡1000达卡大学电气和电子工程系阿提奇莱因福奥文章历史记录：收到2019年2020年5月1日修订2020年5月27日接受2020年6月13日在线提供保留字：栅极扩散输入CCMOS逻辑全加法器混合加法器1位加法器A B S T R A C T提出了一种基于栅扩散输入（GDI）技术和传统互补金属氧化物半导体（CCMOS）逻辑的全摆幅高速混合全加法器（FA）单元。该设计已经过验证，并与现有的10个国家的最先进的FA进行比较，以验证其性能。使用Cadence计算机辅助设计（CAD）工具在45 nm CMOS工艺中进行模拟。所提出的设计在速度和功率延迟积（PDP）方面表现出显着的性能改善。为了评估大型结构中的性能参数，FA已被级联并扩展到32位。所提出的设计，以及现有设计中的五分之一，在扩展到32位时可以顺利工作。然而，所提出的设计实现了最佳的性能参数在大型级联电路。©2020 Karabuk University. Elsevier B.V.的出版服务。这是CCBY-NC-ND许可证（http://creativecommons.org/licenses/by-nc-nd/4.0/）。1. 介绍由于近年来便携式数字设备的使用大量增加，这些设备需要在小硅面积上进行高效处理，因此具有最佳性能参数的集成电路（IC）的设计变得至关重要[1，2]。降低电源电压和低工作频率是众所周知的概念，在尽量减少IC功耗。然而，降低电源电压，年龄通常会导致驱动电流的减少和降低oping- ating频率会导致电路延迟增加[3]。因此，最终的解决方案，以实现提高数字电路的性能，在很大程度上取决于有效的电路设计技术。因此，具有最佳速度的节能设计方法最近在研究人员中获得了极大的兴趣，以提高现代数字电路的性能[4]。加法器是数字信号处理器和微处理器中的重要运算部件加法是乘、除、减、*通讯作者：孟加拉国达卡1229 Bashundhara住宅区B座15号南北大学ECE系。电子邮件地址：northsouth.edu（M. Hasan）。由Karabuk大学负责进行同行审查1North South University，Plot no：15，Block：B，Bashundhara ResidentialArea，Dhaka 1229，Bangladesh.2孟加拉国达卡大学Curzon Hall，Department， Dhaka 1000许多其他操作[5]。FA通常位于大多数算术运算的关键路径上。此外，1位FA被认为是设计更宽加法器的基本构建块[6]。因此，全加器单元的优化设计将对复杂算术逻辑单元的整体性能产生重要影响。在这项工作中，我们提出了一种新的混合FA采用门扩散输入（GDI）技术和传统的CMOS（CCMOS）逻辑。通过与其他十（10）种最先进FA进行比较，验证了FA的性能对于较大系统中FA的性能评估与现有的FA单元相比，所提出的FA单元表现出出色的性能。2. 对现有全加器的审查为了满足现代便携式设备对高性能节能电路的需求，研究人员已经实现了许多FA单元[7，8]。基于逻辑设计技术，FA可分为两大类：单逻辑和混合逻辑。采用互补传输晶体管逻辑（CPL）的FA被认为是最早的FA拓扑[9]。由于电压退化的问题，CPL的利用率在很大程度上受到损害。https://doi.org/10.1016/j.jestch.2020.05.0082215-0986/©2020 Karabuk University.出版社：Elsevier B.V.这是一篇基于CC BY-NC-ND许可证的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。可在ScienceDirect上获得目录列表工程科学与技术国际期刊杂志主页：www.elsevier.com/locate/jestchM. Hasan等人 /工程科学与技术，国际期刊23（2020）1364-13731365Fig. 1.现有的全加法器设计（a）CCMOS FA[10]（b）ULPFA[12]（c）LPHS FA[13]（d）Bhattcharyya的(g)Shoba现代电子电路基于CCMOS逻辑的FA设计由于其简单性、鲁棒性和驱动能力而被大量用于现代IC设计[10]。但是，输入阻抗大，跨导高，但是，Tor count（TC）和高功耗仍然是个问题。 CPL和CCMOS逻辑被认为是单一的逻辑FA，因为它们只使用一种逻辑技术来实现（图1）。①的人。1366米Hasan等人/工程科学与技术，国际期刊23（2020）1364图1（续）表1FA运算的真值表。输入输出及其逻辑功能C在一BC位出道功能总和功能0000和0XOR0101100111101000或1XNOR011010101111近年来，混合FA设计获得了很大的兴趣。混合FA利用同一电路中的几种逻辑技术的优点，以提高性能参数，图二. 拟议FA设计的框图。[11].超低功耗FA（ULPFA）[12]、低功耗高速（LPHS）FA[13]和[14-ULPFA使用基于分支的逻辑（BBL）和传输晶体管逻辑（PTL）实现FA [12]。进位产生电路具有很强的鲁棒性和足够的然而，用于和生成的电路缺乏驱动功率。这同样适用于 Mirzaee 等人开发的FA[15]。[13]中的LPHS FA具有非常低的TC（15个晶体管），这使得它适用于需要小面积和低功耗的系统Bhattacharyya等人结合传输门（TG）和传输门（PT）开发了一种FA，解决了与CPL[14]相关的电压退化问题，但没有正确解决低驱动功率问题。由Parameshwara等人开发的FA设计。采用了三种不同的逻辑技术：¼M. Hasan等人 /工程科学与技术，国际期刊23（2020）1364-13731367图3.第三章。GDI逻辑电路（a）基本GDI单元（b）GDI与非门（c）GDI或非门（d）GDI异或门（e）GDI异或门（f）GDI 2：1 MUX。CCMOS、TG和PTL[16]，其具有与BhattacharyyaShoba等提出了三种不同的使用GDI技术的FA设计。[17]第10段。这些FA使用修改的GDI门来解决电压退化的问题，因此FA可以实现全摆幅操作。GDI技术还可以通过采用更少的晶体管数量然而，GDI技术的一个主要缺陷是电压退化，这限制了它的广泛应用。FA使用GDI技术，由Sanapala等人提出[18]仅由14个晶体管组成，使其能够在面积受限的系统中实现。然而，由于阈值电压降引起的电压退化仍然是其主要缺陷。3. 全加法器设计基于GDI的方法提供了具有低TC的低功耗和高速电路设计[19]，即使电压退化和低驱动能力限制了其广泛使用[20 在这项工作中，GDI和CCMOS逻辑的组合已经提出了解决这些限制。本研究在输入端利用GDI逻辑闸来降低TC。CCMOS逻辑已被放置在输出侧，提供电压水平等值，alent到电源电压（VDD）和地（GND）。这消除了与基于GDI的电路相关的问题。拟议FA的设计和性能细节将在以下小节中讨论。3.1. 全加器的逻辑解释为了设计FA，需要仔细分析其逻辑解释。FA的真值表如表1所示，其说明FA遵守以下条件：见图4。拟议FA设计示意图。如果Cin1，则Cout= OR运算和Sum = XNOR运算。因此，FA实现将需要AND-OR模块用于C输出和XOR-XNOR模块用于和生成。3.2. 框图拟议FA的框图如图2所示。该设计不使用AND-OR和XOR-XNOR模块，而是使用NAND-NOR（AND-OR的补充）和XNOR-XOR（XOR-XNOR的补充）模块作为内部节点。基于GDI的2：1多路复用器（MUX）已经与NAND-NOR和XNOR-XOR模块级联添加，以便根据Cin将期望的信号传递到输出端子。的输出基于GDI的网络提供Cout和Sum（Cout和Sum的补充）。在最后一个阶段，CCMOS逆变器反相从GDI网络接收的复合信号，以产生C输出和总和。表2使用基本GDI单元进行逻辑解释。GDI单元输出功能的输入G P QA VddB ABNANDABGndABNORABBABXNORA BBABABXORCin A BCinACinB2：1 MUX1368米Hasan等人/工程科学与技术，国际期刊23（2020）1364用作2：1 MUX的数据位输入的中间信号。C in，是MUX的选择位（一个MUX用于C out 另一个用于求和），选择所需的信号传递到输出端。最后，CCMOS反相器被用来产生所需的全摆幅输出。4. 电路仿真环境表3图五、模拟试验台结构。对于FA的比较性能分析，使用Cadence计算机辅助设计（CAD）工具在45 nm技术节点中以100 MHz输入频率进行了深入仿真。所有的电路都使用相同的测试台进行了测试建议的GDI FA单元的晶体管尺寸Transistor Number类型通道长度（nm）通道宽度（nm）图5所示的模拟测试台结构在输入端子中包含缓冲器。实际IC中的输入来自互连和各种其他组件，P1;P 5;P 9P2;P 3;P 4;P 6;P 7;P 8N1;N 5;N 9N-MOS 45 120N2;N3;N4;N6;N7;N8N-MOS 45 2403.3. 基于GDI的NAND-NOR和XNOR-XOR门设计使用GDI逻辑的电路设计技术已经从Gard等人的工作中采用，其中已经显示了基于GDI的AND-OR门和多路复用器[23]。一个基本GDI单元的设计如图所示。 3（a）. 虽然基本GDI单元看起来类似于基于CCMOS的非门，但关键的区别在于信号如何发送到P沟道CMOS（P-MOS）和N沟道CMOS（N-MOS）的源极和漏极端子。基于CCMOS的反相器的源极和漏极分别附接到Vdd相反，输入信号被馈送到GDI单元的源极和漏极端子。为了实现所提出的FA，有必要使用基本GDI单元设计NAND、NOR、XNOR和XOR门设计所提出的FA所需的布尔函数和使用GDI技术实现这些函数，见表2和图3。3.4. 拟定FA如图4所示，所提出的FA的完整原理图是根据图4所示的框图使用GDI门设计的。 二、首先，NAND-NOR和XNOR-XOR模块生成它们自身的寄生电容和电阻。 因此，电路的输入端子经历信号延迟和信号失真。因此，要求仿真测试台中的输入缓冲器为被测电路提供真实器件工作环境的感觉。输入缓冲区的大小已被设置在这样一种方式下，测试设备遇到足够的失真信号，这是一个常见的真实电路。输出端包含逆变器作为负载，随后是6 fF的电容器，用作逆变器的负载从平均功耗、传播延迟和功率延迟积（PDP）等方面对FA的性能指标进行了比较。在CMOS电路中，不同的输入模式会导致不同的功耗和传输延迟。对于功耗分析，已经执行了每一个可能的输入模式，并且已经计算了电路的然后，将所有模拟运行所获得的数据的平均值作为平均功耗。VLSI电路中的平均功率可以用方程表示（一）.虽然，大部分的功耗在超大规模集成电路中发生的动态功率，泄漏功率成为一个主要关注的技术规模缩小到较低的节点。泄漏功率（也称为静态功率）是当没有电路活动时由电路消耗的功率，即，当没有输入模式施加到电路时。因此，为了计算泄漏功率，当没有应用输入矢量时，使用为了比较传播延迟，仅考虑了关键路径中的最坏情况延迟。传播延迟（本文中简称为延迟）是通过考虑输入输出摆动50%点处的时间计算的表4FA作为单电池在1 V电源电压下工作的性能全加器单元参考文献没有晶体管计数AP：平均功率（1W）LP：泄漏功率（nW）LP相对于AP的百分比Propagation Delay（ps）PDP（aJ）面积（lm2）CCMOS[10个国家]281.2841.343.239%60.377.1810.13ULPFA[12个]261.4846.563.145%79.15117.1410.16LPHS FA[13个国家]150.8330.483.672%87.3472.497.45巴塔查里亚[14个]160.6218.082.916%98.761.197.58米尔扎伊[第十五条]241.1537.193.234%66.075.99.26Parameshwara's[16个]160.721.693.098%51.235.847.41Shoba[17个]180.7823.893.063%47.136.748.151Shoba[17个]221.0633.163.128%42.845.378.742Shoba[17个]210.9630.963.225%53.951.748.793Sanapala's[18个国家]140.7527.223.629%56.742.537.38提出180.8931.183.503%39.835.438.15粗斜体：最佳价值。M. Hasan等人 /工程科学与技术，国际期刊23（2020）1364-13731369见图6。不同电源电压下FA的平均功率。见图8。 不同电源电压下FA的功率延迟积。图7.第一次会议。不同电源电压下FA的传播延迟对于PDP确定，最差情况延迟已乘以平均功率。Pav erage¼P dynamicpump staticpump leakagepump用于实现所提出的混合FA的晶体管尺寸已在表3中示出。为了实现现有的FA ，晶体管的大小已被选定为建议在现有的文学，erature。如果现有文献中未使用45 nm技术节点模拟现有设计，则相同的Wmin×m（Wmin是技术节点中的最小允许宽度，m是乘数因子）参数大小，用于在Cadence环境中实现现有FA。5. 电路仿真、比较与讨论FA的模拟结果已在以下小节中给出，以进行性能比较。5.1. 作为单电池为了进行性能比较，FA采用1 V电源电压进行仿真，结果列于表4中。为了进行严格的性能研究，通过在0.6 V-2.0 V范围内改变电源电压，进行了进一步的模拟。结果已在图1中示出。六比八从所获得的模拟结果中可以看出（表4和图5）。 6-8），所提出的设计获得了优越的性能，在传播延迟和PDP。根据通过施加各种电源电压（图7）获得的仿真结果，当电压下降到0.8 V以下时，延迟VLSI电路中的动态功率（DP）很大程度上取决于内部节点中发生的跃迁数[24]。另一方面，在VLSI电路中的泄漏功率（LP）与晶体管的数量高度相关，即使存在若干其他晶体管，1370海里Hasan等人/工程科学与技术，国际期刊23（2020）1364见图9。 拟议混合FA设计的布局。也影响LP的参数[25]。如表4和图6所示，Bhattacharyya等人[14]提出的FA设计在功耗方面表现出优势性能。 这归因到更少数量的晶体管和内部节点。如表4和图6所示，本工作中提出的混合FA设计在功耗方面获得了令人满意的结果。与Bhattacharyya等人的设计一样。[14]，所提出的设计令人满意的性能背后的主要原因是内部节点数量较少和TC较低。在所提出的FA中，通过使用输入信号Cin作为2：1复用器的门控制而不是在初始电路中使用它，已经实现了优异的速度。由于C in是输入信号，因此它出现在MUX 1和MUX 2的门输入端（图1）。（4）几乎当输入被应用时。结果，MUX 1和MUX 2在数据比特到达它们的终端之前被切换。因此，来自NAND-NOR门（用于进位生成）和XNOR-XOR门（用于和生成）的计算数据位无需等待MUX 1和MUX 2接通。因此，进位和信号通过内部电路所需的时间更少，从而显著减少延迟。通过使用具有更大宽度的晶体管，已经获得了延迟的额外减少。此外，由于低TC，建议FA的输入阻抗是相当低的，这占低RC时间常数。低RC时间常数导致低延迟。所有这些都使得所提出的FA设计实现了传播延迟的最佳性能（图7）。PDP是平均功率（AP）和关键路径传播延迟（PD）的乘积.由于具有令人满意的AP和最低的PD，所提出的混合FA设计与现有设计相比实现了最低的PDP兼容性（图11）。 8）。此外，根据表4所述的FA布局面积，与现有设计相比，实施拟议混合FA设计所需的面积相当令人满意。所提出的混合FA设计的布局显示图9.第九条。所提出的设计预计将保持其优越的性能参数，以及在较低的技术节点。随着technol- ogy规模缩小，互连电阻成为电路性能的主导因素。如Pan等人所示。[26]，电路获得最佳传播延迟的互连宽度仍然存在。在5nm技术节点中示出，对于垂直场效应晶体管（VFET），通过以下方式可以将通过电路的信号传播延迟最小化55%：表5扩展到32位的FA的性能分析全加器参考文献没有的比特481632功率（1W）CCMOS[10个国家]4.849.4118.5936.94ULPFA[12个]5.510.5920.6140.56LPHS FA[13个国家]3.747.94FF巴塔查里亚[14个]2.624.77FF米尔扎伊[第十五条]4.819.7319.5840.48Parameshwara's[16个]2.885.93FFShoba[17个]3.246.93FFShoba[17个]4.338.9218.6439.07Shoba[17个]3.857.7515.9433.44Sanapala's[18个国家]3.046.11FF提出3.486.6913.1328.87延迟（ns）CCMOS[10个国家]0.2450.5011.0092.203ULPFA[12个]0.3220.6511.3492.817LPHS FA[13个国家]0.4483.121FF巴塔查里亚[14个]0.7183.411FF米尔扎伊[第十五条]0.2690.5621.1292.264Parameshwara's[16个]0.2981.58FFShoba[17个]0.2381.312FFShoba[17个]0.1750.3660.7681.55Shoba[17个]0.2210.4620.931.833Sanapala's[18个国家]0.4213.04FF提出0.1630.3420.7131.438PDP（fJ）CCMOS[10个国家]1.1854.71418.76774.951ULPFA[12个]1.7716.89427.802114.25LPHS FA[13个国家]1.67624.78FF巴塔查里亚[14个]1.88116.27FF米尔扎伊[第十五条]1.2945.46822.10691.646Parameshwara's[16个]0.8589.369FFShoba[17个]0.7719.092FFShoba[17个]0.7583.26513.93262.968Shoba[17个]0.8513.5814.82462.967Sanapala's[18个国家]1.2818.57FF提出0.5652.2879.36241.515粗斜体：最佳价值M. Hasan等人 /工程科学与技术，国际期刊23（2020）1364-13731371见图10。 级联运行的FA的平均功率图12个。级联运行的FA的PDP图十一岁级联工作的FA的传播延迟图十三. FA单元的负载与延迟图1372米Hasan等人/工程科学与技术，国际期刊23（2020）1364图14. 拟议FA的输入与输出波形。增加了互连宽度。因此，对于积极的technol-ogy节点，建议FA设计需要有最佳的intercon-candidate宽度在关键信号路径，以实现高速性能。5.2. 串联运行的FA性能为了测试实际电路的性能参数，FA已扩展到32位。相应的模拟结果如表5和图10所示。10-12在级联FA时没有添加中间缓冲区[27]。可以注意到，在LPHS[13]、Bhattacharyya每个操作阶段之后的电压下降对此做出了贡献。在计算平均功率时，我们需要考虑所有电路元件的动态功率和静态功率（泄漏功率）。当FA设计扩展到16位或32位时无法工作时，FA的许多内部部件也会停止工作。因此，在这些部件中不会发生动态功耗。在FA单元之间进行比较的情况下，有必要保持一致性，并确保一致的比较环境，FA设计需要功能齐全。因此，在表5和图5中省略了功率的模拟 结 果 。10 为 LPHS[13] ， Bhattacharyya 的 [14] ，Parameshwara的和Shoba的设计1[17]当扩展到16位和32位时。由于在所提出的设计的输出侧中采用基于CCMOS的反相器，电压强度在每个操作阶段之后恢复，因为CCMOS逻辑设计的输出来自Vdd或Gnd。因此，建议的FA是不容易受到电压下降，而在级联操作。模拟结果显示在表5和图5中。10-12指出，拟议的FA设计在功率方面获得了优异的性能（图11）。 10），delay（Fig. 11）和PDP（图。 12），同时扩展到32位。因此，建议FA是非常适合在现代微处理器和计算单元的数据路径5.3. 全加器在各种输出负载下的性能虽然高性能的电路是可取的，有一定的问题，这限制了他们的应用。其中，电路的输出电压强度和驱动能力是限制数字电路使用的最为了测试驱动功率，已应用了从4单元大小逆变器（FO4）扇出到64单元大小逆变器（FO64）扇出的各种负载，并计算了最坏情况条件（关键路径）的传播延迟从图13中的模拟结果可以看出，与其他FA相比，所提出的CCMOS和ULPFA FA FA的传播延迟以较慢的速度上升。出现这种情况是由于在这三个设计的输出端子的CCMOS逻辑CCMOS逻辑电路由上拉和下拉网络组成，输出端与VDD或GND相连。由于直接连接到VDD和Gnd，输出端子的信号强度很强，这反过来又在需要高驱动能力的高扇出条件下提供了鲁棒性建议FA的优越的驱动能力，使其非常适合在现代VLSI处理单元中使用根据图1中的传播延迟与负载图。 13，当更多的负载施加到LPHS和Sanapala的FA设计时，传播延迟迅速上升。这两种FA设计在最坏情况下由于阈值电压降而在输出端子中提供弱逻辑1由于电压降低，输出信号强度变低，这对应于驱动功率的降低和电路性能的降低。5.4. 输入与输出波形和输出电压电平分析为了验证通过结合基于CCMOS的反相器来解决基于GDI的设计的电压退化问题的主张，vs输出波形（图14）已使用Cadence CAD工具生成。波形包含所有可能的输入模式，FA及其相应的输出波形。根据图14的观察，没有注意到电压退化，因为输出电压电平为1V。因此，电压退化的主要问题是：M. Hasan等人 /工程科学与技术，国际期刊23（2020）1364-13731373GDI门的作用已被取消在拟议的设计（图。 14）。6. 结论提出了一种基于GDI和CCMOS逻辑的高性能参数混合FA单元。建议的加法器的设计进行了比较，与现有的十个设计在Cadence仿真环境。此外，FA已级联实现更广泛的加法器，以测试其在实际计算系统中的适用性。 所提出的基于GDI的FA设计表现出优异的性能，无论是作为单个单元还是在级联模式下，与现有的最先进的设计相比。此外，通过增加基于CCMOS逻辑的反相器，解决了GDI门的电压退化和低驱动能力的问题。由于其优良的性能方面和适用于更广泛的加法器，建议的FA设计提供了一个很好的选择，为现代超大规模计算系统的计算单元的设计。竞争利益作者声明，他们没有已知的竞争性财务利益或个人关系，可能会影响本文报告的工作。引用[1] J. Warnock等人，ZEnterpriseTM EC 12微处理器芯片和多芯片模块的电路和物理设计，IEEE J. Solid-State Circuits，49（1），（2014），9[2] M. Hasan，M.J. Hossein，M. Hossain，H. U. Zaman，S. Islam，用于快速计算的可扩展低功耗1位混合全加器的设计，IEEE电路与系统交易II：Express Briefs，抢先体验，（2019）。[3] M.阿利托湾Palumbo，电源电压变化对全加器延迟的影响：分析和比较，IEEETrans. 超大规模集成电路VLSI系统 14（12）（2006）1322-1335。[4] M. Hasan，P. Biswas，M.S.阿拉姆，H.U. Zaman，M. Hossain，S. Islam，4位超前进位加法器的进位位的高速和超低功耗设计，IEEE 2019第10届计算，通信和网络技术国际会议，（2019）。[5] S.冈萨雷斯-纳瓦罗角陈志荣，二进制整数小数浮点乘法，计算机科学与工程，2000。66（2）（2013）1460-1466。[6] B.K. Mohanty，高效的固定宽度加法器树设计，IEEE Trans.电路系统二：《快速简报》66（2）（2019）292-296。[7] M. Hasan，M.J. Hossein，英国萨哈M.S. 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