130nm工艺下的异步本地同步测试芯片设计与评估

理论计算机科学电子笔记146（2006）29-40www.elsevier.com/locate/entcs基于130nm工艺的David S. Bormann鲍曼1，2英特尔公司美国加利福尼亚州圣克拉拉摘要我们提出了一个全球异步本地同步测试芯片上制作的130纳米硅工艺。该芯片的主要设计目标是在深亚微米工艺技术上测量本地时钟的稳定性，在标准设计流程中使用GALS评估困难，并测量功耗。原始的异步包装器构建块用于构建可配置的数据管道，可以进行调整以模拟许多不同类型的算法的操作。关键词：GALS，异步包装器，本地时钟，可伸缩时钟，AFSM1引言英特尔设想未来几乎每一块硅上都有无线通信功能。几项要求直接源自英特尔的无线电自由愿景。首先，无线电必须便宜。第二，这种新能力的功率需求必须很低。最后，通信逻辑应该易于集成到不同的芯片中。全局异步局部同步（GALS）逻辑是一种设计风格，可以帮助满足这些雄心勃勃的要求。GALS技术为大部分逻辑保留了典型的同步设计方法，但利用了异步接口的1作者感谢Kirk Skeba对本书的持续支持。此外，如果没有Serge Rutman，DaveClark，Jeen Miin，William Jiang和Samson Huang的帮助，测试芯片是不可能的。2电子邮件：david.bormann@i nt el. COM1571-0661 © 2006 Elsevier B. V.在CC BY-NC-ND许可下开放访问。doi：10.1016/j.entcs.2005.05.03430D.S. Bormann/Electronic Notes in Theoretical Computer Science 146（2006）29逻辑块之间。这导致了紧凑的逻辑，低功耗和高度模块化的设计，可以很容易地集成和更新。本文遵循一种组装GALS系统的方法，旨在更容易被熟悉同步设计技术的工程师采用。大部分的设计是使用典型的同步方法构造的，然后将系统划分为局部同步区域。为了将同步系统转换为GALS系统，每个区域都由预定义库组件的异步包装器包围。不需要异步设计经验，因为包装器组件可以直接插入而无需修改。本文的其余部分描述了一个测试芯片实验，以评估在未来的大批量产品中包括GALS技术的风险和回报。同步设计是一个非常好理解的过程;需要有实质性的可衡量的好处来证明转移到GALS设计的风险。该实验旨在获得使用标准工具时钟流设计GALS系统的经验，以测量本地时钟的鲁棒性，并量化与标准时钟门控同步设计相比的任何功耗节省。2异步包装器以 前 ， 作 者 提 出 了 异 步 包 装 器 [2] 作 为 组 装 GALS 系 统 的 简 单 方 法[3][13][7][6]。图1所示的Wrapper由一小组构建块组成，这些构建块围绕着一个局部同步电路，使其在外部看起来像是一个异步握手电路。该模块在数据到达之前不消耗动态功率，并且在处理完成时立即停止。异步包装，每一个允许设计人员细分为局部同步区域的全球同步电路，减少时钟偏差的问题，提高模块化和可重用性。自从这个想法发表以来，已经制造了几个芯片来证明工作硅的概念[8][4]。异步包装器由一个本地时钟、一组处理外部通信的输入和输出端口以及端口控制逻辑组成，端口控制逻辑用于选择每个时钟周期内需要进行的通信包装器可以具有任何数量的输入和输出端口，并且不需要被限制为在线性流水线中使用每个端口上的异步接口使用四阶段捆绑数据握手协议。这意味着每个握手周期有四个事件：Req+、Ack+、Req-和Ack-。我们采用了一种后期数据有效方案[9]，从而保证数据在Req转换发生时有效，并且可以D.S. Bormann/Electronic Notes in Theoretical Computer Science 146（2006）2931Fig. 1.异步包装器图二. 本地时钟发生器在确认后随时更改本地时钟每个GALS块都包含自己的本地时钟发生器，如图2所示。时钟发生器包含一个延迟元件，通过组合逻辑对延迟进行建模。延迟可以像加密芯片[8]或更复杂的方案[5] [10]中演示的反相器链一样简单;唯一的要求是本地时钟产生的时钟周期始终长于通过本地逻辑功能块的最坏情况延迟。时钟发生器有一个单输入端Stretch，用于将低时钟相位延长到与环境交换数据所需的时间。Stretch信号是来自块内所有输入和输出端口的Stretch信号的逻辑或。只要任何端口正在等待接收或发送数据，时钟将保持低电平，并且块内不会消耗动态功率。然而，如果在标称时钟周期到期之前拉伸上升然后再次下降，则拉伸信号将具有32D.S. Bormann/Electronic Notes in Theoretical Computer Science 146（2006）29图三. 无源输入端口AFSM没有效果。输入端口当输入上升时，输入端口被激活以接收数据。激活后，端口通过将StretchI保持为高电平来延长本地时钟，直到新数据到达。输入端口是一个异步有限状态机，由扩展突发模式规范描述，并具有3D工具生成的逻辑方程[11] [12]。 该逻辑只包含组合门，但不会产生毛刺。由于该逻辑不需要时钟，因此完整的四阶段请求-确认握手可以在单个周期内发生。因此，可以在每个时钟周期中接收新数据图3中的突发模式规格描述了无源输入端口的行为。回想一下，突发模式电路在发送输出突发之前等待输入突发中的所有跳变发生，但是输入跳变可以以任何顺序到达。#符号表示该信号是有向类似地，信号可以保持在1，从1单调变化到0，或者保持在0。为了确保扩展突发模式电路的正确行为，我们必须满足三个条件[11]。基本模式的环境约束要求，一个新的输入突发必须不开始，直到机器已经稳定化。只要环境对输出突发的响应速度不超过内部状态机的恢复速度，就可以满足这一要求。反馈延迟要求可以通过使用保守的无界线延迟模型的合成工具来满足。我们不必担心设置时间要求，因为在我们的规范中没有使用任何条件信号。规范中的每个输入突发必须包含至少一个强制转换。强制转换是一种信号变化，只能在当前状态下发生，并且在进入下一个状态之前必须进行。在所示的端口规范中，通常不可能提供强制性的D.S. Bormann/Electronic Notes in Theoretical Computer Science 146（2006）2933见图4。 活动输入端口AFSM过渡而不过度限制并发性。例如，在图3的无源输入端口中，我们要求在Input+之后立即置位Stretch信号。我们不知道ReqI是否会在Input之前或之后到达，但AckI+在两个信号都到达之前不会发生。从状态1到状态2的输入突发实际上应该只有ReqI+，但是为了提供强制转换，我们反馈先前的输出突发StretchI+。ReqI+转换可在任何时间到达被动输入端口。请求将不会被确认，但是，直到本地同步模块断言输入+.由于我们使用的是后期数据有效捆绑约定，因此在ReqI-之后才能保证数据有效。因此，触发输入缓冲器的转换LatchI+必须在ReqI-之后才发生。最后，在数据锁存之前不能发生AckI-，因为在AckI-之后，数据可以随时更改。该设计的流水线采用无源输入端口和有源输出端口实现。最初，模块是不活动的，同时被动地等待输入数据到达。当请求到达时，输入端口捕获数据，完成握手并释放拉伸信号，以允许模块进入下一个时钟周期。输出端口输出端口将数据发送到另一个块时，指示的端口选择。AFSM和实现如图4所示。该模块锁存数据并立即开始驱动数据，同时启动四阶段握手。端口会延长本地时钟，直到数据成功传输，四阶段握手完成。在正常操作中，流水线中的每个计算节点将在每个时钟周期中接收和发送数据由于输入和输出端口是独立的异步有限状态机，它们可以在环境允许的情况下独立地执行34D.S. Bormann/Electronic Notes in Theoretical Computer Science 146（2006）29图五. GALS测试芯片图3GALS测试芯片当有机会构建测试芯片时，计划是构建GALS 802.11a兼容的OFDM基带[1]。然而，当另一个小组发表了一篇关于类似设计的论文[4]时，另一个计划被构思出来。相反，该芯片是一个更通用的系统，可以确保仿真OFDM系统和许多其他系统的活动模式。两个主要的设计目标是测试可调本地时钟和测量GALS系统的功耗。功率测量将允许在各种场景下比较GALS和同步功率效率。GALS测试芯片的曲线图如图5所示。该芯片包含许多实验，但图中只包括GALS设计的裸片的一角。该设计适用于约2.5mm × 4.0mm的区域，并在1.2V的标称核心电压下运行操作模式GALS测试芯片由16个相同的本地同步模块组成。该系统可以在两种主要模式下运行。第一种模式隔离测试可调本地时钟。第二种模式将本地同步模块集合到一个或多个流水线中。在时钟测试模式下，每个本地时钟独立运行，并用于递增本地计数器。所有的本地计数器都被发送到一个多路复用器中，并且可以一次一个地进行外部监控每个本地时钟D.S. Bormann/Electronic Notes in Theoretical Computer Science 146（2006）2935见图6。 局部同步模型可以独立地调谐和监控随时间的稳定性以及相对于其他时钟的稳定性。此模式将用于评估隔离的可调本地时钟实现的效率在流水线模式下，每个模块都可以被配置为源、汇或计算节点。计算模块在数据流过时对数据执行可配置的并行源节点生成具有可调活动模式的可配置序列的数据。例如，一个源可以每100个时钟周期生成5个顺序数据字接收节点在接收到数据时接受数据并结束管道段。可调本地时钟16个本地时钟中的每一个都可以在大约55到500 MHz的频率范围内进行确认可调延迟通过一系列多路复用器进行调整延迟元件设计与[5]中所示的类似，并且由粗延迟调整和细延迟调整组成。粗调延迟设置控制一系列约为1、2、4和8 ns的延迟元件。精细延迟选择器可用于添加从零到九个约100ps的延迟元件。最小延迟约为2ns，通过所有元件的最大延迟约为18ns。每个时钟可以通过拉伸低时钟相位来无限地暂停当模块等待输入或输出数据或两者时，时钟会被拉长。此外，出于测试目的，可以拉伸所有本地时钟36D.S. Bormann/Electronic Notes in Theoretical Computer Science 146（2006）29通过一个全球停止信号Stretch信号是所有可能的阻塞条件的逻辑或：任何输入或输出端口的停顿或全局停止。但是，必须小心处理全局停止，因为它与本地时钟不同步。为了确保本地时钟的正确操作，必须同步断言Stretch信号。另一方面，Stretch信号的下降沿可以随时出现，而不会引起问题。如果Stretch的上升沿刚好在时钟上升沿之前到达，则时钟可能会变得亚稳态并导致灾难性故障。输入和输出端口的设计通过仅在时钟上升沿之后立即断言Stretch来防止这种情况。为了避免全局停止信号的定时问题，停止信号在下降沿与本地时钟同步。这可确保在关键上升沿之前至少半个时钟周期做出暂停时钟的决定。这里可能会发生亚稳态，但半时钟周期将有助于防止亚稳态引起问题。之所以包括全局暂停，是因为它使本地时钟能够一起启动和这对于配置和读取本地计数器的快照以及其他调试信息非常有用。端口选择端口选择组件根据模块是接收器、源还是计算节点而不同地操作。在需要与另一个流水线级交换数据的时钟周期中，输入或输出端口在时钟上升沿之后置位相应的Stretch信号。如果 数据交换快速发生，在标称时钟周期结束之前清除拉伸信号，并且不中断时钟周期。但是，如果数据交换无法进行，则时钟会延长，模块会等待，而不会消耗任何动态功率。信宿模式的端口选择逻辑是最简单的;每个时钟周期都是一个输入周期，模块仅在接收到数据时才活动。在源模式下，时钟在一个或多个输出周期之间持续运行可配置的空闲周期数。在接收到数据之前，计算节点是不活动的。一旦输入数据到达，在将数据发送到下一个流水线阶段之前，对数据执行可配置数量的周期的计算。逻辑核心每个模块都有一组配置寄存器来控制节点的功能。模式设置确定节点是否是管道的一部分D.S. Bormann/Electronic Notes in Theoretical Computer Science 146（2006）2937或自由运行的本地时钟。每个本地时钟的标称频率通过存储一串位来设置，以控制一系列多路复用器。每个模块的逻辑核心包含一组可配置的数学函数。两个寄存器位选择四个数学函数中的哪一个由节点执行。这些功能被选择和设计为通过逻辑具有广泛不同的延迟。这四个函数分别是16位加法、16位乘法、32位加法和32位乘法。每个函数都被创建为单独的结构网表，以允许每个函数的时序独立优化每个计算节点可以模拟可配置深度的流水线。例如，如果深度设置为five，则模块将不会生成输出数据，直到接收到五个输入数据字。管道不允许但是，每个模块都有一个数据包结束信号，告诉管道进行数据包刷新。这会导致模块暂时像源节点一样工作，发送输出数据而不接受新的输入数据。当最后的数据字被发送时，数据包结束信号被传播到下一个模块。流水线深度仿真在几个重要方面不同于真正的多级流水线。首先，不是具有并行操作的多级逻辑门，而是在每个周期中仅一个逻辑功能是活动的。因此，功耗更低，整个模块只有一组数据值因此，输出数据值总是在单个时钟周期之后基于新的输入数据更新，而不管仿真的流水线深度如何。尽管存在这些困难，流水线仿真允许模块以类似于OFDM基带和其他实际问题的活动模式运行。4设计问题RTL该系统的设计和模拟几乎完全使用Verilog RTL描述。每个端口的异步有限状态机的逻辑方程每个模块中的数学函数都是使用结构化Verilog网表实例化的。其目的是为每个不同的功能设置不同的频率目标，而不是允许工具针对单个性能目标进行优化一些困难来自端口选择逻辑的设计。AFSM要求启动数据交换的控制信号必须在周期之间返回到零。为了允许端口在每个周期中接收或发送数据，38D.S. Bormann/Electronic Notes in Theoretical Computer Science 146（2006）29必须在每个时钟周期结束之前清除到AFSM的控制信号解决方案是使用带有异步清除的IP-DHCP这种实现方式产生了几个时序问题到FF的清零信号也必须返回到零，并且必须在下一个时钟周期开始之前足够长的时间这样做。在录制的最后阶段，清晰信号被标记，因为清晰脉冲的宽度对于可重复的脉冲来说太窄了异步包装器的设计目标之一是避免双边时序约束，但此端口选择实现没有达到该目标。产生输入和输出端口选择信号的困难是由于它们由同步逻辑产生但由异步逻辑接收的事实。信号必须在单个时钟内具有上升沿和下降沿，但下降沿不能与时钟的下降沿相连。根据环境响应的速度，时钟的下降沿可能发生在握手完成之前或之后。另一个值得关注的原因是，端口选择信号不会出现毛刺，因为它们直接驱动AFSM。合成在综合过程中，预计会有一些问题，在防止优化精心制作的AFSM方程的工具。我们尝试了许多“不要触摸”指令，但该工具仍然做出了意想不到的更改。解决方案是将每个方程分离到自己的设计单元中，并将整个单元标记为这解决了优化问题，但通过检查网表，发现每个方程的16个副本中的许多副本的合成略有不同。为每个方程选择一个实现，并将其复制到设计中的所有16个实例。更好的方法是为其中一个GALS块创建硬宏，然后重复整个块16次。这将大大减少后端工作，并允许更多的时间来改进单个块，而不是将e排序分散到相同逻辑的16个副本中。布局和布线一旦设计通过了地点和路线，一些额外的时间问题，lems的经验。在综合和APR中使用的约束不足以迫使工具以GALS友好的方式组装芯片。我们希望将每个GALS模块紧密分组，以保持本地时钟树尽可能小。模块间异步互连的优点之一是，无论D.S. Bormann/Electronic Notes in Theoretical Computer Science 146（2006）2939的绝对延迟，只要满足捆绑约束。相反，这些工具优化了模块之间的异步接口，并扩展了模块内部。结果是非常快的握手周转，但模块内的逻辑性能很差。最后，通过改进约束条件，得到了满意的结果.此外，时序分析工具无法分析AFSM逻辑中存在的3D工具生成的端口逻辑方程这意味着必须手动分析时序，唯一的自动验证是通过反向注释的模拟。我们认为标准工具应该能够理解逻辑，但在此期间没有足够的时间来解决问题。5结论本文介绍了一种基于130nm工艺技术的可重构GALS测试芯片设计的第一个目标已经完成：获得在标准ASIC设计流程中制造GALS逻辑的专业知识。虽然遇到重大挑战，但设计是在有限的资源下使用最低限度修改的商业设计流程完成的。事后看来，许多问题本可以避免。正在焦急地等待制造的测试芯片，预计将于2005年 7月上市引用[1] David S.鲍曼低功率无线电基带的全局异步局部同步设计。在Proc. WNCG Wireless NetworkingSymposium，Austin，TX，2004年10月。[2] David S.作者声明：Peter Y.K.张用于异构系统的异步包装器。 InProc. International Conf.Computer Design（ICCD），October 1997.[3] Daniel M.查皮罗全局异步局部同步系统。斯坦福大学博士论文，1984年10月。[4] 几百万人都在吃草。 GALSiionofIEEE802.11abas aseban d procer. InEnricoMacii，OdysseasG.Koufopavlou和Vassilis Paliouras，编辑，功率和定时建模、优化和仿真（PATMOS），计算机科学讲义第3254卷，第258-267页[5] S. W.穆尔湾，澳-地S.泰勒，P. A.坎宁安河，巴西-地D. Mullins和P. Robinson。全局异步局部同步系统的自校准时钟。InProc. International Conf. Computer Design（ICCD），September2000.[6] 西蒙·摩尔，乔治·泰勒，罗伯特·穆林斯，彼得·罗宾逊。点对点GALS互连。在Proc. InternationalSymposium on Advanced Research in Asynchronous Circuits and Systems，第69-75页[7] 延斯·穆特斯巴赫VLSI系统的全局异步局部同步结构。 PhDthesis，ETH，Zürich，2001.40D.S. Bormann/Electronic Notes in Theoretical Computer Science 146（2006）29[8] Jens Muttersbach，Thomas Villiger，and Wolfgang Fichtner.全局异步局部同步系统的实用设计。在 Proc. International Symposium on Advanced Research in Asynchronous Circuitsand Systems，第52-59页[9] 艾德·皮特斯和基斯·范·伯克尔。单轨握手电路。异步设计方法，第53-62页。IEEE ComputerSociety Press，May 1995.[10] 乔治·泰勒，西蒙·摩尔，斯蒂夫·威尔科克斯，彼得·罗宾逊。一种用于嵌入式自定时系统的片上动态校准延迟线。在Proc. International Symposium on Advanced Research in AsynchronousCircuits and Systems，第45[11] 肯尼斯·Y Yun和David L. 迪尔 扩展突发模式电路的自动综合：第一部分（规范和无危险实现）。IEEE Transactions on Computer-Aided Design，18（2）：101[12] 肯尼斯·Y Yun和David L. 迪尔 扩展突发模式电路的自动综合：第二部分（自动综合）。IEEETransactions on Computer-Aided Design，18（2）：118[13] 肯尼斯·Y Yun和A. E.杜普利基于时钟的异构系统。IEEE Transactions on VLSI Systems，7（4）：482