低功耗绝热逻辑下的CNFET全加器单元比较分析

工程科学与技术，国际期刊19（2016）2119完整文章CNFET工艺中绝热全加器单元的比较分析MohammadReza Taheria，Reza Akbara，Farshad Safaeia，MohammadHossein MoaiyeribaShahid Beheshti大学计算机科学和工程学院，Evin 1983963113，德黑兰，伊朗bShahid Beheshti大学电气工程系，Evin 1983963113，德黑兰，伊朗阿提奇莱因福奥文章历史记录：2016年6月11日收到2016年7月26日修订2016年8月11日接受2016年8月22日在线发布关键词：绝热逻辑低功耗设计全加器CNFET力评价A B S T R A C T便携式设备的出现和广泛使用以及它们的大市场份额已经将焦点转向这种电池供电系统的低功率设计。算术运算单元是嵌入在便携式电子设备中的媒体处理器的核心。因此，全加器单元的低功耗实现，这是算术结构的基本构建块，可以显着降低上述系统的整体功耗。用于降低具有高开关活动的系统中的功率耗散的公知方法之一是绝热逻辑。由于金属氧化物半导体的尺寸问题，碳纳米管场效应晶体管（CNFET）已被引入作为最有前途的替代今天本文综述了各种全加器单元的混合拓扑结构，并基于减少晶体管数目的绝热逻辑实现。仿真是在各种条件下进行的，如不同的工作频率，负载电容和电源电压，可能会出现在现实条件下。此外，波纹进位加法器实现在绝热和非绝热家庭，以便进行更全面的分析。最后，考虑到在纳米制度的集成电路是更敏感的工艺变化的事实，这些电路对这些变化的鲁棒性进行了调查和分析。©2016 Karabuk University. Elsevier B.V.的出版服务。这是CCBY-NC-ND许可证（http://creativecommons.org/licenses/by-nc-nd/4.0/）。1. 介绍在过去的几十年中，诸如媒体信号处理器的许多数字电路这些器件是电池供电的结构，这促使设计人员发现低功耗电子电路的新方法[1]。全加器单元是加、乘、除、地址产生等算术运算的核心，在各种现代数字系统特别是媒体信号处理器中应用最广泛。全加器单元引起的功率效率影响便携式设备的整体效率。因此，利用低功率算术结构是必不可少的，并且对于便携式设备变得越来越重要因此，作为算术结构的基本构建块的全加器单元的低功耗设计应被考虑，以使此类设备在商业上可行[2已经采用了几种专注于降低电源电压、电容和开关活动的方法来降低*通讯作者。电子邮件地址：moh_taheri@sbu.ac.ir（M. Taheri），r_akbar@sbu.ac.ir（R.Akbar ） ， f_safaei@sbu.ac.ir （ F. Safaei ） ， h_moaiyeri@sbu.ac.ir （ M.H.Moaiyeri）。由Karabuk大学负责进行同行审查能量耗散。动态功率是具有显著开关活动的系统（例如算术块）中的能量耗散的关键因素。考虑到其他动态功率降低方法，能量恢复通过在电路上引导电流（具有轻微的电压降）并释放负载电容器中存储的能量来提高能效[7基于能量恢复方法工作的电路族称为绝热电路。多相时钟信号通过向这些电路家族提供能量并随后从其恢复能量来控制这些电路家族中的级联门。全绝热电路和准绝热电路是绝热电路的两种不同形式。全绝热电路比准绝热电路更复杂，也更不受欢迎。通过缺陷开关的漏电流是完全绝热电路中功率损耗的唯一因素，而准绝热电路在某些操作部分也有一些非绝热能量损耗[9随着技术规模的不断扩大，开关功耗不再仅仅是低功耗设计中的主要问题，并且随着漏电流的显著增加，漏功耗成为总功耗的重要组成部分。由于显著的漏电流，实现有效的绝热逻辑似乎是困难的。因此，考虑新的设备，以减少泄漏功率是必不可少的。自从集成电路（IC）出现以来，半导体工业http://dx.doi.org/10.1016/j.jestch.2016.08.0072215-0986/©2016 Karabuk University.出版社：Elsevier B.V.这是一篇基于CC BY-NC-ND许可证的开放获取文章（http://creativecommons.org/licenses/by-nc-nd/4.0/）。可在ScienceDirect上获得目录列表工程科学与技术国际期刊杂志主页：www.elsevier.com/locate/jestchð Þ ¼ ðÞ12121海拔2120米Taheri等人/工程科学与技术国际期刊19（2016）2119一 直 在 按 照 摩 尔 定 律 增 长 金 属 氧 化 物 半 导 体 场 效 应 晶 体 管（MOSFET）的小型化带来了一些主要问题和挑战，例如短沟道效应、高漏电流和工艺变化。由于这种情况，限制，发展纳米电子器件作为继任者，其中，a0≤0.142 nm是CNT中的碳-碳键长，Ep=3.033 eV是紧密键合模型中的碳p-p键能，e是单位电子电荷，DCNT是CNT直径其可以根据（2）计算。硅MOSFET技术是不可避免的纳米电子学的研究显著增加，p3a0×qn2n2n1n2CNT ¼pqn2n2 nnð2Þ在过去的十年里。新兴研究设备和新兴作为国际半导体技术路线图（ITRS）两个工作组的研究材料，在对可能 出 现 的 器 件 进 行 全 面 研 究 后 ， 推 荐 碳 纳 米 管 场 效 应 晶 体 管（CNFET）作为替代硅MOSFET的有前途的技术。原因是CNFET和MOSFET在器件结构方面的相似性，可以重用CMOS设计风格和制造基础设施。此外，与硅MOSFET相比，CNFET具有更高的电流密度和载流子迁移率，更大的Ion/Ioff比，更低的寄生电容，更低的工作电压和更低的每次转换的开关能量[13本文对最有趣的全加器拓扑结构进行了全面的研究和分析，并从功耗和工艺变化方面对它们进行了通过基于斯坦福综合32 nmCNFET SPICE模型的HSPICE仿真评估所审查的全加器单元的性能指标，包括非理想性和寄生元件[17]。论文的其余部分组织如下：第2节简要介绍了CNFET的背景在第3节中，最常见的全加器单元结构进行审查。第四节回顾绝热逻辑的基本原理在选择合适的绝热拓扑族后此外，不同的积木，必须利用这些全加器的拓扑结构进行审查。在第五节中，针对所选择的绝热全加器族，在不同的条件下分析了所有绝热全加器拓扑。此外，还对波纹进位加法器结构的绝热和非绝热结构进行了评价和比较。本节还评估了电路在不同情况下的性能和鲁棒性最后，第6节提供了从这项工作中得出的主要结论2. CNFET概述碳纳米管场效应晶体管是最有前途的新兴纳米器件之一。由于其独特的电子输运特性、纳米管的能带结构及其准一维结构，它避免了传统硅 MOS-FET在纳 米尺度上 的大部 分主要局 限性。 单壁碳纳 米管（SWCNTs）和多壁碳纳米管（MWCNTs）是两种主要的CNT结构分类。作为CNFET的沟道材料的SWCNT可以被认为是卷成管状纳米结构的石墨烯片。手性矢量决定了碳原子沿纳米管排列的角度，用整数对（n1，n2）表示。根据手性矢量，SWCNT可以充当导体或半导体。如果n1-n2=3k，则纳米管是导体，其中k是整数，否则它是半导体。CNFET的电流-电压（I-V）特性类似于良好回火的MOSFET的电流-电压（I-V）特性。此外，通过改变CNFET中CNT的直径，可以确定其阈值电压Vth这一特性使得CNFET器件设计高效的数字电路灵活。CNFET的阈值电压被认为是其CNT的带隙的一半，其是它们的直径的反函数。并近似为（1）。因此，CNFET的阈值电压主要取决于其CNT的手性矢量。例如，具有n1;n219; 0 CNT的CNFET的阈值电压约为0.3 V。图1示出了典型的类MOSFET CNFET的俯视图和3D视图。CNFET器件具有与MOSFET非常相同的四个端子。如图1所示，未掺杂的纳米管沟道位于栅极下方。此外，为了在导通状态下达到较低的电阻，重掺杂的CNT段被固定在栅极和源极/漏极之间。随着栅极电位的增加，器件通过栅极静电导通或关断[183. 众所周知的全加器拓扑结构一个1位全加器得到A，B和C作为输入，并产生和和进位（Cout）输出，根据以下等式：总计¼ABC在2003年Cout¼A·BA·CinB·Cin 4基于上述逻辑表达式，可以呈现几种结构此外，现有的不同模块提供了一组1位全加器实现的灵活设计。全加器的各种拓扑结构分类如下[213.1. 拓扑I在第一种拓扑结构中，求和和进位输出的实现是通过X和X′内部信号根据等式（5）和（6），其中X表示“A XOR B”，x ′是X的补数。这种拓扑结构的普遍形式如图所示。 2（a）.总计¼XC（单位：105mm）C输出<$A·X<$AC输入·X<$6A第一个模块只使用XOR门而不是XOR-XNOR。两个顺序的XOR门产生Sum输出，并且具有从第一模块接收的选择线的2到1多路复用器产生Cout输出。第一种电路拓扑将Cin与前一级的Cout进行异或，并将X作为输出之一异或-异或非电路 值得一提的是，X和X'被馈送到多路复用器选择线。3.2. 拓扑学II在第二个拓扑结构中，如图所示。 2（b），求和和进位输出表示为合计：<$XCin<$Cin·X<$Cin·X<$7C输出<$A·X<$C输入·X<$8A此拓扑包含一个X信号此外，它还包括两个2对1多路复用器，VthEga0Ep ≈ 零点四十三分ð1ÞX和C分别作为其选择线。 第一个输入mux，它生成Sum输出、X和X<$信号，1/2e1/4eDCNTDCNT第二个输入，产生CA和C。于D粤ICP备17078883号-12M. Taheri等人 /工程科学与技术国际期刊19（2016）2119-21282121CNTLCH掺杂半导体CNT源极接触栅极HfO2的sio2硅漏极接触间距本征半导体CNT（a）（b）Fig. 1. CNFET的方案（a）顶视图;（b）3D视图。图二、本文研究了五种全加法器拓扑结构（a）拓扑I，（b）拓扑II，（c）拓扑III，（d）拓扑IV和（e）拓扑V。3.3. 拓扑三考虑1位全加器的真值表，可以认为当C in = 0时，Sum输出遵循"A XOR B“的结果，当C in = 1时，Sum输出遵循”A XNOR B“的结果因此，可以利用以C_in作为其选择线的多路复用器来实现适当的输出。类似地，Cout输出取决于Cin的值。如果Cin =0，则Cout信号等于因此，实现全加器需要一些替代块，例如多路复用器和几个逻辑块，以生成这拓扑结构如图所示。 2（c）.合计：<$XCin<$Cin·X<$C<$in·X<$9<$3.4. 拓扑四拓扑四重新制定了传统的全加器，并遵循以下方程加总：<$XCin<$Cin·X<$C<$out·X11该拓扑结构由四个模块组成，包括异或-异或非，多路复用器，少数和反相器。XOR-XNOR模块产生信号X和x′。少数模块产生C输出信号，也用于生成和信号。输出的总和是亲-Cout信号由XOR/XNOR信号控制的多路复用器产生，而Cout信号由反相器产生，C位出道四分 之一A·B·C英寸þ ðAþBÞ·Cinð10Þ少数信号这种拓扑结构的一般形式如图所示。 2（d）.W门间距ain博士源栅极DD2122米Taheri等人/工程科学与技术国际期刊19（2016）21193.5. 拓扑五该拓扑结构的Sum和C输出信号以并行方式单独生成。等式（12）和（13）是该拓扑的逻辑表示 如可见于图在图2（e）中，利用三输入XOR模块以生成Sum。时钟电源由四个相位组成，每两个连续相位之间具有四分之一的周期移位在第一个四分之一周期内，时钟功耗保持低电平，在评估输入时保持这个阶段被称为等待，它对于被移位四分之一周期的后继门电路完成其恢复阶段是必要的。总计¼ABC在ð12Þ在评估阶段，输出根据恒定输入确定，而电源逐渐增加从低到高。在保持阶段，为了提供稳定的输入，C在1/4多数票中胜出A;B;C在1/13多数票中胜出4. 绝热逻辑在非绝热电路中，由开关引起的能量耗散等于C：V2。这种能量的一半存储在节点电容器中，而另一半在上拉时耗散并转化为热量。 在放电循环期间，存储在节点电容器中的能量通过下拉块耗散到地因此，在这种电路中不会发生能量回收与非绝热逻辑不同，绝热逻辑采用时钟控制的AC电源对节点电容器充电，并以缓慢的方式从充电电容器恢复能量，从而在理论上规避动态功耗[26]。2N-2 P逻辑是绝热逻辑的最简单族，这将进一步解释。为了更好地说明绝热电路的四相操作，在图3中描绘了2N-2 P绝热缓冲器及其操作信号作为简单示例。图3（a）描绘了绝热缓冲器，其由包括两个交叉耦合pFET和两个nFET的四个晶体管组成。 图3（b）示出了根据时钟和输入信号的图3这一数字表明，和in分别被初始化为1和0。在这种状态下，n1导通，将输出端输出到地，而n2关断。一旦pFET的阈值电压从零增加到VDD，p2晶体管将导通。因此，输出信号连续地跟踪输出信号。根据pFET的交叉耦合结构，p1晶体管的栅极电压等于Vdd信号，因此，该晶体管的VGS等于0并且关断。当Vdd信号达到最大值（即VDD）时，输入信号in开始斜降，同时，位于前一级的栅极恢复能量。pFET（P1和P2）在两个nFET均关断时保持输出值。随后，PMOS信号下降并且out信号跟随它，直到PMOS信号达到pFET的阈值电压当输入信号下降到低电平时，电源保持高电平。在恢复阶段，输入信号保持低电平以断开输出和地之间的路径，并且电源从高电平下降到低电平。因此，存储在节点电容器中的电荷通过交叉耦合pFET返回到图4（a）描绘了利用四个时钟信号进行适当操作的四个级联缓冲器/反相器。图4（b）示出了四相时钟功率[27如前所述，全绝热和准绝热是两种类型的绝热电路。本文只考虑准绝热电路，因为它比完全绝热电路复杂度低，更具有可行性和普及性。迄今为止，在文献中已经介绍了几个准绝热逻辑族，其中2N-2 P，2N-2N 2 P，PFAL和IPGL逻辑比较著名[9，10，30]。2N-2 P系列采用差分逻辑，因此逻辑函数及其补项通过采用两种极性同时计算门的输入。在诸如射频识别（RFID）的应用中，主要关注的不是工作频率，而是功耗。因此，除了功耗，占用面积的问题比其他性能指标，如延迟。因此，在所有模拟中考虑2N2P家族。绝热门在级联时是流水线的。事实上，流水线是为绝热逻辑内置的。每个后续门的评估阶段在其输入稳定之后开始这是因为这样的事实，即输入信号是有效的，因为一个门开始被评估的时钟电源强制执行的手段。在绝热电路的设计中，为了达到要求的运算精度，需要考虑不同级流水线之间交叉信号全加器单元可以由各种门构成，其中一些门是级联的。本文所研究的绝热电路中所用的电路如图所示。五、值得一提的是，应该使用Buf/Inv模块，以便ClkCLK在在出来VDD0VDD0VDD0VDD0一个逻辑信号零逻辑信号VDD出来0(a)（b）第（1）款图三. 2N-2 P系列（a）2N-2 P缓冲器，（b）不同信号的缓冲器。p2输出n2InInp1出来n1M. Taheri等人 /工程科学与技术国际期刊19（2016）2119-21282123CLK1CLK2CLK3CLK4(a)（b）第（1）款见图4。 绝热逻辑中的级联门（a）四个级联缓冲器/反相器，（b）四相时钟电源。图五、不同全加器拓扑的绝热结构，（a）拓扑I，（b）拓扑II，（c）拓扑III，（d）拓扑IV，和（e）拓扑V。在级联绝热电路中提供所需的同步[28]。Buf/Inv电路实际上是自适应结构中最流行的模块在第三绝热全加法器中利用两输入AND/NAND和OR/NOR模块来产生Cout信号。2对1 MUX/MUX-Not模块是第五个研究拓扑中的第四个拓扑中的上述模块的电路在图6中以2N2P逻辑系列示出。2N2P绝热门由两个双n型子网络组成，每个子网络放置在绝热电路和地面。例如，图1所示的AND/NAND门。图6（b）包括具有输入A和B的两个串联nFET，而其他子网络由两个并联nFET构成。lelnFET，具有输入A<$和B<$。图中描绘的其他电路。 六是结构相同。在绝热逻辑中，复杂的门可以以两种不同的方式实现，有和没有重用[28]。后一种方法会增加一些晶体管开销。对于更具成本效益的绝热基电路设计，一些晶体管在不同路径之间共享，因为晶体管的数量越少，面积越小[31]。该方法用于实现90°不WEHR你无需再使用重用2124米Taheri等人/工程科学与技术国际期刊19（2016）2119图六、2N 2 P逻辑家族中绝热模块的电路（a）Buf/Inv模块（b）AND/NAND模块（c）OR/NOR模块（d）MUX/MUXNOT模块。图7.第一次会议。2N 2 P逻辑家族中绝热模块的电路（a）无重用的两输入XOR/XNOR（b）有重用的两输入XOR/XNOR（c）无重用的三输入XOR/XNOR（d）有重用的三输入XOR/XNOR（e）无重用的三输入MIN/MAJ（f）有重用的三输入MIN/MAJ二输入和三输入异或-异或非门以及三输入最小/最大值模块。左侧图7的右侧描绘了没有重复使用的绝热门，右侧展示了重复使用的门[32]。例如在图7（a）在下拉中的左侧n型子网络通过不同的支路将2输入XNOR输出连接到地。右边的n型子网络还将XOR 2输出连接到地上对于每个输入组合，如果XOR 2输出连接到地面，XNOR 2输出是从地面断开，反之亦然。由于绝热结构的输出不能同时连接到地或从地断开，因此满足该性质的任何n网络适合于在2N2P结构的下拉网络中使用。 图图7（b），n型网络是结果表1CNFET模型的参数M. Taheri等人/工程科学与技术国际期刊19（2016）21192125参数描述值LCH物理信道长度32纳米LSS掺杂的CNT源极侧延伸区域32纳米LDD掺杂CNT漏极侧延伸区32纳米勒格夫本征CNT沟道和S/D区的散射平均自由程100纳米间距同一器件20nm的Leffp+/n+掺杂碳纳米管15 nm副螺距亚光刻间距（例如CNT栅极宽度）4 nmKox高k顶栅介质材料（HfO2）16Tox高k顶栅电介质材料4 nmKsub衬底介电常数（SiO2）4CSUB沟道区与衬底（SiO2）40aF/lmEFI掺杂S/D管6 EVφ_M源/漏金属接触4.6电子伏φ SCNT功函数4.5ev的合并图7（a）的两个n型子网络。输出有一些公共分支到接地节点。然而，n型网络的特定结构防止连接或断开输出到地面在同一时间的任 何 组 合 的 投 入 。 对 于 某 些 类 型 的 电 路 ， 如 AND/NAND 和OR/NOR，不能使用重用方法可以看出，如果再利用方法应用于电路结构，则晶体管的数量减少。在可能的情况下，本文采用复用的方法5. 仿真结果和分析在本节中，对之前介绍的绝热全加器单元进行了仿真，并与CMOS镜像全加器进行了比较[33]。在本文的其余部分中，C-CNT指的是由CNFET器件实现的镜像使用Synopsys HSPICE仿真器基于Stanford SPICE模型[17]对32 nm特征尺寸的CNFET进行仿真，包括非理想性和寄生效应。该模型考虑了肖特基势垒效应、漏/源、栅电阻和电容以及电荷屏蔽效应。表1提供了CNFET参数的简要说明，并指定了相应的值。所有模拟的正常条件是室温下，2 fF负载电容和1 V电源电压在500MHz的工作频率，除了某些值应该扫描。在这些仿真中还使用了各种负载电容、电源电压和频率。实际上，进行了三次模拟。在第一个实验中，电路模拟负载电容器的0-5 fF。增加输出电容的全加器电路，在所有电路的功耗增加的结果（见图。 8）。第二个仿真是为了评估所研究的电路在正常值附近从0.8 V到1.2 V扫描的不同电源电压下的功耗。仿真结果表明，功耗随着电源电压的增加而增加，特别是对于非绝热电路（见图1）。 9）。在评估绝热逻辑电路与非绝热电路的功耗时，工作频率是最具决定性的因素最后一个实验是基于模拟进行了各种工作频率，从100MHz到1 GHz。结果表明，在所有设计中，增加工作频率会增加功耗，特别是对于非绝热结构（见图1）。 10）。总之，在各种条件下的模拟表明，由于较少的晶体管，拓扑V与其他绝热拓扑相比在功耗方面更有效。见图8。不同的2N-2 P全加器拓扑结构和非绝热（C-CNT）全加器的功耗，负载容量从0 fF扫描到5 fF。见图9。不同2N-2 P全加法器拓扑结构和非绝热（C-CNT）全加法器的功耗，电源电压范围为0.8 V至1.2 V。计数并因此减少中间节点电容。 另一方面，拓扑结构III具有更多的功耗在COM，与其他绝热全加器由于更多的晶体管计数。(see 图 8-10）。功率节省因子（PSF）是指示与非绝热电路的对应绝热实现相比在非绝热电路中耗散了多少功率的度量。换句话说，它定义了非绝热电路与绝热电路的功耗比。 如可见于图 11、根据绝热性质，绝热全FAC1FAC2FAC3FA2126米Taheri等人/工程科学与技术国际期刊19（2016）2119见图10。不同2N-2 P全加法器拓扑结构和非绝热（C-CNT）全加法器的功耗，频率扫描范围为100 MHz至1 GHz。CINa0b0a1b1a2b2A3B3图12个。四位绝热RCA方案S0S1S2S3Cout与C-CNT实现相比，加法器在低频下显著节省功率值得一提的是，提高工作频率会导致节电量减少。在1 GHz的频率，这是适合于今天此外，当电源电压增加时，PSF增长然而，新兴技术被迫使用低电压水平。此外，由于绝热逻辑的功耗与其负载电容成正比，PSF随着负载电容的增加而减小纹波进位加法器（RCA）有一个简单的n位加法器拓扑结构，它在其结构中利用了全加法器单元在在非绝热逻辑中，RCA的延迟是线性成比例的因此，对于比特长度n，当涉及到对大数字进行操作时，RCA性能受到限制。在具有流水线特性的绝热逻辑中，加法器的位长决定了加法器的延迟。实际上，流水线结构的深度与位长度成线性比例。在n个周期之后，流水线结构在每个周期中产生输入操作数的加法。因此，增加基于加法的操作的数量可以提高性能。 图12示出了绝热逻辑中的4位RCA的方案。Multi- tipleBuf/Inv模块被添加到绝热RCA结构中，以便使每个全加法器的输入与其前一级的进位同步，此外还协调RCA的输出。图十一岁不同2N-2 P全加法器拓扑结构的省电系数（PSF）（a）电源电压扫描范围为0.8 V至1.2 V（b）负载容量扫描范围为0 fF至5 fF（c）频率扫描范围为100 MHz至1 GHz。M. Taheri等人 /工程科学与技术国际期刊19（2016）2119-2128212776543210100 250 500 750 1000频率（MHz）图13岁2N-2 P四位RCA和非绝热四位RCA在100 MHz ~ 1 GHz频率范围内的功耗为了比较绝热和非绝热RCA之间的功耗，在仿真中采用了最有效的绝热全加器。拓扑结构V已显示出最好的per-crossing在功耗方面。此外，该拓扑在一个周期中生成Sum和Cout信号，使其非常适合绝热RCA结构;因为与需要两个周期来生成Sum和Cout的其他拓扑相比，需要更少的缓冲器。 图 13描绘了一个四位RCA在绝热和非绝热实现的功耗，在默认条件下，并为各种oper-ating频率。本文调查的另一个性能参数是电路对工艺变化的鲁棒性。 通过将器件的特征尺寸缩小到纳米尺度，工艺变化成为严重的问题，影响电路操作和性能参数。碳纳米管直径的偏差和失配显著影响碳纳米管的能垒以及基于CNFET的电路的功能和性能。此外，CNFET电路中变化的主要来源是由金属CNT去除技术后存活CNT数量的变化引起的CNT密度变化[18]。因此，进行蒙特卡罗模拟以评估具有高斯分布和±5%至±15%的这些工艺变化。在±3r水平上的变化[34]。功率的最大变化图14中提供了绝热和C-CNT全加器的功耗。从图中可以看出，拓扑II显示出对工艺变化的最高鲁棒性。 而且图十四岁五种绝热全加器拓扑和非绝热（C-CNT）全加器的工艺变化结果绝热全加法器在对工艺变化的鲁棒性方面优于C-CNT加法器。通过对不同拓扑结构的一瞥，可以认识到，与第一和第四拓扑结构相比，拓扑结构II和III分别具有一个额外的2输入XOR和3输入多数门。同时，第二和第三拓扑利用2输入多路复用器而不是上述门。通过仔细观察2输入XOR和3输入多数门，可以发现在这些电路中存在一些公共内部节点（三个或更多个n型晶体管之间的公共节点）。然而，这些类型的节点不存在于2输入多路复用器中。因此，高百分比的过程变化（15%）有一个更显着的影响后，共同的内部节点电容值。此外，由于在2输入XOR和3输入多数门中使用了重用方法，所述晶体管在更多路径中是通用的。因此，更高程度的工艺变化导致这些路径中更显著的电流变化，并因此导致功率耗散的更多变化。虽然第五种拓扑结构由3输入XOR和多数门组成，其中包含一些共同的内部节点，高度的工艺变化对电路功耗没有相当大的影响相比，其他四种拓扑结构，由于没有Inv/Buf以及较少的晶体管计数在这种拓扑结构。6. 结论本文以全加器单元为例，对绝热电路和非绝热电路进行了深入的分析。此外，还对绝热逻辑中五种不同的全加器拓扑结构进行了比较。这些拓扑结构已在第3节中详细解释。此外，还介绍了绝热逻辑中实现模块的两种方法，即：有和没有重用，已审查和方法，以实现每 个 模 块 在 这 项 研 究 中 已 经 提 到 。 一 个 四 位 纹 波 进 位 加 法 器（RCA）也已实现，并在绝热（与单时钟拓扑V）和非绝热逻辑比较本文讨论的主要性能指标是功耗和对工艺变化的鲁棒性。几个蒙特卡洛模拟进行，结果表明，拓扑V具有最佳的性能，在功耗方面，灰，而拓扑II优于其他全加法器拓扑，gies在工艺变化的存在下的鲁棒性。此外，结果证明绝热逻辑优于非绝热逻辑。引用[1] P. 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