module top_module( input clk, input rst_n, output reg [3:0] led, output reg [2:0] sel, output reg [6:0] seg ); wire clk_2s; wire [3:0] lsd_led; lsd lsd_inst( .clk(clk), .rst_n(rst_n), .led(lsd_led) ); aa aa_inst( .clk(clk_2s), .sel(sel), .rst_n(rst_n), .seg(seg), .Q(lsd_led[3]) ); always @ (posedge clk) begin if (rst_n == 0) begin led <= 4'b0111; end else begin led <= {led[0], led[3:1]}; end end endmodule
时间: 2024-03-11 15:43:57 浏览: 71
FPGA 读写i2c-eeprom-Verilog逻辑源码Quartus工程文件+文档说明.zip
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这是一个顶层模块,包含了之前提到的 lsd 模块和 aa 模块。在这个模块中,将 lsd 模块的 led 信号连接到了一个名为 lsd_led 的 wire 信号上,而将 lsd 模块的 clk_2s 信号连接到了 aa 模块的 clk 输入上。同时,将 lsd_led[3] 信号连接到了 aa 模块的 Q 输入上,用来控制七段数码管的显示数字。最后,在 always 块中,根据时钟信号来控制 led 的显示向左移动一位。
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