用verilog设计一个8bit异步复位、同步预置、带进位输出的同步计数器，分别设计出异步复位、同步预置和使能计数状态，并通过ModelSim做出对应的波形，顶层文件名字为hello

下面是 Verilog 代码实现：

module hello;

  parameter WIDTH = 8;
  parameter PERIOD = 10;

  reg clk;
  reg rst;
  reg clear_en;
  reg preload_en;
  reg [WIDTH-1:0] preload_value;

  wire [WIDTH-1:0] count;
  wire co;

  sync_counter #(
    .WIDTH(WIDTH)
  ) dut (
    .clk(clk),
    .rst(rst),
    .clear_en(clear_en),
    .preload_en(preload_en),
    .preload_value(preload_value),
    .count(count),
    .co(co)
  );

  initial begin
    clk = 0;
    rst = 1;
    clear_en = 0;
    preload_en = 0;
    preload_value = 8'h00;

    #2 rst = 0;

    #20 clear_en = 1;

    #20 clear_en = 0;

    #20 preload_en = 1;
    #20 preload_value = 8'h5A;
    #20 preload_en = 0;

    #20 clear_en = 1;
    #20 clear_en = 0;

    #20 clear_en = 1;
    #20 clear_en = 0;

    #20 {WIDTH{clk}} = 1;
    #20 {WIDTH{clk}} = 0;

    #20 {WIDTH{clk}} = 1;
    #20 {WIDTH{clk}} = 0;

    #20 {WIDTH{clk}} = 1;
    #20 {WIDTH{clk}} = 0;

    #20 {WIDTH{clk}} = 1;
    #20 {WIDTH{clk}} = 0;

    #20 {WIDTH{clk}} = 1;
    #20 {WIDTH{clk}} = 0;

    #20 $finish;
  end

  always #PERIOD clk <= ~clk;

endmodule

在 ModelSim 中运行以下命令编译和仿真：

vlib work
vlog hello.v sync_counter.v
vsim -c -do "run -all" hello_tb

注意，这里还需要编写一个测试模块 `hello_tb`，用于激励和检测顶层模块的输出，与上一个问题中给出的测试模块类似。