本实验任务是利用FPGA Verilog HDL语言设计一个PWM控制器,要求将频率为50MHz的输入时钟信号进行分频，与此同时，改变其占空比，相关要求如下所示： 表1：输出信号的频率控制表 SW2 SW1 SW0 输出信号频率 0 0 0 4分频，50/4 MHz 0 0 1 8分频，50/8 MHz 0 1 0 16分频，50/16 MHz 0 1 1 32分频，50/32 MHz 1 0 0 64分频，50/64 MHz 1 0 1 128分频，50/128 MHz 表2：输出信号的占空比 SW4 SW3 输出信号的占空比 0 0 1/2 即50% 0 1 3/4 即75% 1 0 1/4 即25% 1 1 1/8 即12.5%，给出代码

以下是一个简单的PWM控制器的Verilog代码，可以实现根据表1和表2的要求对输入时钟信号进行分频并调整占空比：

module pwm_controller(
    input clk,     // 时钟信号
    input [4:0] sw, // 开关SW
    output reg pwm // PWM输出信号
);

reg [5:0] count = 6'h00; // 计数器
reg [2:0] div = 3'b000;  // 分频器
reg [1:0] duty = 2'b10;  // 占空比

always @(posedge clk) begin
    // 计数器递增
    count <= count + 1;
    
    // 根据SW设置分频器
    case(sw[2:0])
        3'b000: div <= 3'b011; // 4分频
        3'b001: div <= 3'b010; // 8分频
        3'b010: div <= 3'b001; // 16分频
        3'b011: div <= 3'b000; // 32分频
        3'b100: div <= 3'b101; // 64分频
        3'b101: div <= 3'b110; // 128分频
    endcase
    
    // 根据SW设置占空比
    case(sw[4:3])
        2'b00: duty <= 2'b10; // 1/2
        2'b01: duty <= 2'b11; // 3/4
        2'b10: duty <= 2'b01; // 1/4
        2'b11: duty <= 2'b00; // 1/8
    endcase
    
    // 根据分频器和占空比生成PWM信号
    if(count < div) begin
        pwm <= 1'b0;
    end else if(count == div) begin
        pwm <= 1'b1;
    end else if(count < (div + duty)) begin
        pwm <= 1'b1;
    end else begin
        pwm <= 1'b0;
        count <= 6'h00;
    end
end

endmodule

在上面的代码中，我们首先定义了三个寄存器：`count`表示计数器，用于计算PWM输出信号的占空比；`div`表示分频器，用于控制输出信号的频率；`duty`表示占空比，用于根据SW设置占空比。

在时钟上升沿触发的always块中，我们首先将计数器`count`递增1。然后，我们根据SW的值设置分频器`div`和占空比`duty`。接下来，我们通过组合逻辑生成PWM输出信号：当计数器`count`小于分频器`div`的值时，PWM输出为0；当计数器等于分频器`div`的值时，PWM输出为1，表示占空比的起始位置；当计数器的值在起始位置和起始位置加上占空比之间时，PWM输出为1，表示占空比的高电平；当计数器的值大于起始位置加上占空比之后，PWM输出为0，表示占空比的低电平。在最后一个else块中，我们将计数器复位，重新开始计数。

最后，我们将PWM输出信号作为模块的输出端口。可以将这个模块实例化到顶层模块中，并将SW开关连接到模块的输入端口，以实现PWM输出信号的控制。