用Verilog语言设计一个PWM控制器,要求将频率为50MHz的输入时钟信号进行分频，与此同时，改变其占空比

，生成一个PWM输出信号。

以下是一个简单的Verilog代码实现：

module pwm_controller(
  input clk, // 输入时钟信号
  input [7:0] duty_cycle, // 占空比(0-255)
  output reg pwm // PWM输出信号
);

reg [31:0] counter; // 计数器
reg [7:0] threshold; // 阈值

always @(posedge clk) begin
  // 时钟上升沿触发
  if (counter < threshold) begin
    pwm <= 1; // PWM输出为高电平
  end else begin
    pwm <= 0; // PWM输出为低电平
  end
  
  counter <= counter + 1; // 计数器加1
  
  if (counter == 499999) begin
    counter <= 0; // 计数器清零
  end
end

always @(posedge clk) begin
  // 时钟上升沿触发
  threshold <= duty_cycle; // 设置阈值
end

endmodule

该PWM控制器接收50MHz的输入时钟信号，通过一个计数器和一个阈值控制PWM输出信号的占空比。计数器每上升沿加1，当计数器小于阈值时，PWM输出为高电平，否则为低电平。占空比通过输入一个8位的duty_cycle值来控制，范围是0-255。

为了生成一个50%的占空比，duty_cycle应该设置为128。频率为50MHz时，计数器最大值为499999，因此阈值应该设置为250000。这样，当计数器计数到250000时，PWM输出将变为低电平，从而实现50%的占空比。