verilog多参数传递

Verilog 中，可以使用逗号分隔多个参数来进行多参数传递。以下是一个例子，展示了如何在 Verilog 中使用多参数传递：

module my_module #(parameter WIDTH = 8, parameter DEPTH = 64) (
  input [WIDTH-1:0] data_in,
  output [WIDTH-1:0] data_out
);

// 使用参数定义的位宽和深度进行计算
reg [WIDTH-1:0] memory [DEPTH-1:0];
always @(posedge clk) begin
  memory <= {data_in, memory[0:DEPTH-2]};
  data_out <= memory[DEPTH-1];
end

endmodule

在上面的例子中，`WIDTH` 和 `DEPTH` 都是参数，它们被用来定义输入和输出端口的位宽以及内部存储器的深度。当模块被实例化时，可以通过指定不同的参数值来生成不同的电路。

例如，如果我们想要一个位宽为 16，深度为 128 的 `my_module`，可以这样实例化它：

my_module #(16, 128) my_instance (
  .data_in(data_in),
  .data_out(data_out)
);

在实例化时，我们传递了两个参数值 `16` 和 `128` 给 `my_module`，这将生成一个位宽为 16，深度为 128 的电路。如果我们想要不同的参数值，只需要改变传递的参数值即可。