帮我用syetemverilog写一个基于AXI4协议的接口文件

下面是一个基于AXI4协议的接口文件的示例代码：

interface axi4_interface(
  input logic CLK,              // 时钟信号
  input logic RST,              // 复位信号
  input logic [31:0] AWADDR,    // AXI4写地址信号
  input logic [2:0]  AWPROT,    // AXI4写保护信号
  input logic [3:0]  AWID,      // AXI4写ID信号
  input logic [7:0]  AWLEN,     // AXI4写传输长度信号
  input logic [2:0]  AWSIZE,    // AXI4写传输大小信号
  input logic [1:0]  AWBURST,   // AXI4写突发类型信号
  input logic [31:0] WDATA,     // AXI4写数据信号
  input logic [3:0]  WSTRB,     // AXI4写数据使能信号
  input logic      WLAST,      // AXI4写最后一个数据信号
  input logic [31:0] ARADDR,    // AXI4读地址信号
  input logic [2:0]  ARPROT,    // AXI4读保护信号
  input logic [3:0]  ARID,      // AXI4读ID信号
  input logic [7:0]  ARLEN,     // AXI4读传输长度信号
  input logic [2:0]  ARSIZE,    // AXI4读传输大小信号
  input logic [1:0]  ARBURST,   // AXI4读突发类型信号
  output logic [31:0] RDATA,    // AXI4读数据信号
  output logic [1:0]  RRESP,    // AXI4读响应信号
  output logic      RLAST,     // AXI4读最后一个数据信号
  output logic      RVALID,    // AXI4读有效信号
  input logic        RREADY,    // AXI4读准备好信号
  output logic      BRESP,     // AXI4写响应信号
  output logic      BVALID,    // AXI4写有效信号
  input logic        BREADY     // AXI4写准备好信号
);

  // AXI4写接口
  logic [31:0] awaddr_reg;
  logic [2:0]  awprot_reg;
  logic [3:0]  awid_reg;
  logic [7:0]  awlen_reg;
  logic [2:0]  awsize_reg;
  logic [1:0]  awburst_reg;
  logic [31:0] wdata_reg;
  logic [3:0]  wstrb_reg;
  logic        wlast_reg;
  logic [1:0]  bresp_reg;
  logic        bvalid_reg;

  always_ff @(posedge CLK) begin
    if (RST) begin
      awaddr_reg <= 0;
      awprot_reg <= 0;
      awid_reg <= 0;
      awlen_reg <= 0;
      awsize_reg <= 0;
      awburst_reg <= 0;
      wdata_reg <= 0;
      wstrb_reg <= 0;
      wlast_reg <= 0;
      bresp_reg <= 0;
      bvalid_reg <= 0;
    end else begin
      awaddr_reg <= AWADDR;
      awprot_reg <= AWPROT;
      awid_reg <= AWID;
      awlen_reg <= AWLEN;
      awsize_reg <= AWSIZE;
      awburst_reg <= AWBURST;
      wdata_reg <= WDATA;
      wstrb_reg <= WSTRB;
      wlast_reg <= WLAST;
      if (BVALID && BREADY) begin
        bvalid_reg <= 0;
      end else if (!BVALID && BREADY) begin
        bvalid_reg <= 1;
        bresp_reg <= 0;
      end
    end
  end

  // AXI4读接口
  logic [31:0] araddr_reg;
  logic [2:0]  arprot_reg;
  logic [3:0]  arid_reg;
  logic [7:0]  arlen_reg;
  logic [2:0]  arsize_reg;
  logic [1:0]  arburst_reg;
  logic [31:0] rdata_reg;
  logic [1:0]  rresp_reg;
  logic        rlast_reg;
  logic        rvalid_reg;

  always_ff @(posedge CLK) begin
    if (RST) begin
      araddr_reg <= 0;
      arprot_reg <= 0;
      arid_reg <= 0;
      arlen_reg <= 0;
      arsize_reg <= 0;
      arburst_reg <= 0;
      rdata_reg <= 0;
      rresp_reg <= 0;
      rlast_reg <= 0;
      rvalid_reg <= 0;
    end else begin
      araddr_reg <= ARADDR;
      arprot_reg <= ARPROT;
      arid_reg <= ARID;
      arlen_reg <= ARLEN;
      arsize_reg <= ARSIZE;
      arburst_reg <= ARBURST;
      if (RVALID && RREADY) begin
        rvalid_reg <= 0;
      end else if (!RVALID && RREADY) begin
        rvalid_reg <= 1;
        rdata_reg <= 0; // TODO: read data from memory
        rresp_reg <= 0;
        rlast_reg <= 0;
      end
    end
  end

  // AXI4写响应
  assign BRESP = bresp_reg;
  assign BVALID = bvalid_reg;
  assign BREADY = !bvalid_reg || BRESP != 0;

  // AXI4读响应
  assign RDATA = rdata_reg;
  assign RRESP = rresp_reg;
  assign RLAST = rlast_reg;
  assign RVALID = rvalid_reg;
  assign RREADY = 1;

endinterface

这个接口文件包含了AXI4协议中的所有信号，并且包含了一个简单的状态机，用于处理写入和读取操作。在这个示例中，我们假设所有的写入和读取操作都是针对一个简单的内存模块进行的，因此我们只需要在状态机中添加一些逻辑，以便从内存中读取和写入数据。需要注意的是，在实际应用中，AXI4接口文件通常会被分成多个子接口，以便处理不同的数据类型和交通流量。