verilog case语句

Verilog是一种硬件描述语言(HDL)，用于设计和描述数字电路和系统。`case`语句在Verilog中是一个重要的控制结构，它允许根据给定的一组条件来选择执行哪一段代码块。它的基本语法如下：

case(expression)
    case_value_1 : statement_1;
    case_value_2 : statement_2;
    ...
    default     : statement_default;  // 可选，默认情况
endcase

在这里，`expression`是一个布尔或整数值，`case_value`是一系列可能的匹配值，每个`case_value`后面跟着对应的`statement`，如果`expression`的值等于某个`case_value`，那么相应的`statement`就会执行。

例如：

reg input;
wire output;

always @(input) begin
    case(input)
        0 : output = 0;
        1 : output = 1;
        2 : output = input << 1;
        default : output = -1;  // 默认情况
    endcase
end

在这个例子中，`output`的值会根据`input`的不同取值动态改变。