请帮我用VHDL代码语言设计一个4选1多路选择器

在VHDL中，设计一个4选1多路选择器通常会涉及组合逻辑部分，这里是一个简单的示例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity multiplexer is
   Port ( sel : in STD_LOGIC;      -- 选择信号，0-3分别对应输入A-D
         A, B, C, D : in STD_LOGIC; -- 输入数据
         output : out STD_LOGIC);    -- 输出结果
end multiplexer;

architecture Behavioral of multiplexer is
begin
   process(sel)
   begin
      case sel is
         when "0" => output <= A; -- 当sel为0时，选择A
         when "1" => output <= B;
         when "2" => output <= C;
         when "3" => output <= D; -- 否则选择其他输入
         when others => output <= 'X'; -- 如果sel未知，则输出X表示错误
      end case;
   end process;
end Behavioral;

在这个例子中，`sel`信号作为选择器，当其值为0、1、2或3时，对应的输入`A`、`B`、`C`或`D`会被送到输出`output`。如果`sel`有未知值，输出将显示一个默认的错误状态`'X'`。