用Verilog语言设计一个秒表，计数从00到59 ，以两个数码管显示输出。00到59，用BCD码的形式，可暂停、清零

在Verilog语言中设计一个秒表，使用BCD码显示两位数的时间并支持暂停和清零功能，可以分为以下几个步骤：

1. **模块定义**:
首先，你需要创建一个名为`SecTimer`的模块，包含输入输出端口，如开始/暂停按钮、清零信号、以及连接到数码管的接口。

module SecTimer(
    input wire clk,                // 主时钟
    input wire reset,               // 清零信号
    input wire start,              // 开始/暂停信号
    input [3:0] secInput,          // BCD码形式的秒输入
    output reg [7:0] secDisplay    // 数码管输出
);

2. **状态机设计**:
设计一个状态机，有`STOPPED`, `RUNNING`, 和 `PAUSED`等状态，用于处理时间计数和暂停操作。

reg [1:0] state;
...
always @(posedge clk or posedge reset) begin
    if (reset) state <= STOPPED;     // 当reset有效时，设置为停止状态
    else case(state)
        STOPPED: if (start) state <= RUNNING;  // 按下开始，进入运行
        RUNNING: if (!start) state <= PAUSED;  // 按下暂停，暂停计数
        // ... 状态转移和计数逻辑
    endcase
end

3. **计数与显示**:
使用二进制转BCD码函数将十进制秒转换为BCD码，并更新数码管显示。在RUNNING状态下，每秒更新一次。

reg [6:0] binarySec;
always @(posedge clk and state == RUNNING) begin
    binarySec <= secInput + 1'b1;  // 加1表示下一秒
    if (binarySec[4:0] > 9) {       // 超过59，回滚最高位
        binarySec <= {binarySec[5], binarySec[0]:7'b0};
        secDisplay <= bcd_to_7seg(binarySec);  // 将BCD转换为7段数码显示
    } else {
        secDisplay <= bcd_to_7seg(binarySec);
    }
end

4. **暂停与清零**:
根据暂停状态，暂停或继续计数；当收到清零信号时，将计数器重置为0。

// 添加暂停相关条件和清零逻辑
if (state == PAUSED) binarySec <= binarySec - 1'b1; // 暂停时不增加计数

always @(posedge reset) begin
    state <= STOPPED;
    binarySec <= 8'b0000_0000;
end